描述
我在设计上放置了一个周期时序约束,它应该覆盖同步元件之间的所有路径。为什么我的SRL16到触发器的路径在分析过程中没有被覆盖?
解决方案
前面描述的路径是一个SLUTT触发器,它包含在一个切片中。因此,这是一个内部时钟到切片内的时钟路径,并且这个路径目前没有被分析。
这种延迟是固定的,并且可以位于“开关特性”下的器件数据表中。
我在设计上放置了一个周期时序约束,它应该覆盖同步元件之间的所有路径。为什么我的SRL16到触发器的路径在分析过程中没有被覆盖?
前面描述的路径是一个SLUTT触发器,它包含在一个切片中。因此,这是一个内部时钟到切片内的时钟路径,并且这个路径目前没有被分析。
这种延迟是固定的,并且可以位于“开关特性”下的器件数据表中。
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