2.1i COREGEN，CYIP4：异步FIFO模型在Verilog XL仿真中没有适当增加WRSO计数

描述

关键词：异步FIFO，WRY计数

紧迫：热

一般描述：

异步FIFO WRY计数输出似乎没有适当增加。
在Verilog XL行为仿真中。它通常在仿真开始时被观察到，
但并不局限于此。

该问题似乎是特定于Verilog XL仿真器，因为它不在
筒仓或模型仿真器。

解决方案

这个问题在下面的战术补丁中是固定的：

HTTP//www. XILIX.COM/TXPATCHES/PUB/sWELP/COREGEN/CYIP4PATCH1.TAR.GZ（UNIX），或
HTTP//www. xILIX.COM/TXPATCHES/PUB/sWELP/COREGEN/CYIP4PATCH1.ZIP（PC）

将修补程序提取到Xilinx目录。