3.1I COREGEN:Verilog和VHDL仿真流程-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1I COREGEN:Verilog和VHDL仿真流程

描述

关键词:3.1i,Verilog,VHDL,仿真

紧迫性:标准

一般描述:

该解决方案描述了3.1i发布的Verilog和VHDL行为仿真流程。
流类似于2.1i流,增加了一些增强:

解决方案

Verilog仿真流程
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有关MTI流程的详细信息,请参阅(Xilinx回答)
有关VCS流程的详情,请参阅(赛灵思回答)
有关Verilog XL流的详细信息,请参阅(赛灵思回答)
有关NC Verilog流的详细信息,请参阅(赛灵思回答)

VHDL仿真流程
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有关MTI流程的详细信息,请参阅(Xilinx回答)
有关VSS流程的详细信息,请参阅(赛灵思回答)

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