ViTEX-为什么I/O FF的输入设置时间随着器件尺寸的增加而增加?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

ViTEX-为什么I/O FF的输入设置时间随着器件尺寸的增加而增加?

描述

VITEX数据表上的IOB输入切换特性表明I/O FF的设置时间随着器件尺寸的增加而增加。为什么设置时间相对于器件尺寸增加?

解决方案

在ViTEX部件中,输入延迟被设计为大于全局时钟延迟,使得当使用输入延迟时,一个将相对于全局时钟具有零保持时间。全局时钟延迟随着部件尺寸的增加而增加,因此我们设计了相应的输入延迟。

ViTeX数据表还具有PIN到PIN设置时间号(带和不带DLL),这些数字不会像器件大小那样增加。这是因为较大部件的较大时钟延迟有助于抵消一些增加。

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