CYIP4COREGEN：DAYFRIV1V00：警告！端口大小在端口连接上不同（端口4）〔Verilog PCDPC〕

描述

关键词：分布式算术FIR滤波器，Verilog

在Verilog行为仿真中可以看到与以下类似的警告
用于ViTEX的核心发生器DA FIR滤波器：

“警告！端口大小在端口连接上不同（端口4）〔Verilog PCDPC〕
“TopthDaFi.V”，111：DIN

虽然这种类型的警告通常与连接中的用户错误相关。
互连模块的接口端口，另一个可能的原因
核心生成器DA FIR模块的情况是一个错误的排序
自定义参数在VEO模板文件中传递。如果后者是
原因是，在模块声明中传递了一些参数。
VIETEX DA FIR滤波器的VEO模板的部分已经被无意中
转过身来。

具体来说，CyCoFiffStand和CyDATA宽度，第三和第五个参数
Verilog模型作为声明模板的第四和第六参数传递
在.VEO文件中。参数3和4似乎已经与参数5和6交换。

解决方案

VEO中的参数列表用注释摘录。
（用“/ /”注释标记分隔）表示参数
在传递值的行为模型中。

//SyopiStReTeleXOFF

C.DaAuFiR1V1O0**
1，/c-巴特
1，/c-通道
0，//Co系数3参数
16，//Cy-CoffyType型参数α4
0，//CyDATA宽度参数α5
10，//CyDATA-型参数α6
0，//cnEnable
0，//C.Fiter
…

此外，“签名”的数据类型的相关定义如下：
模型中还声明了“未签名”：

定义CyDead 0／/用于CyDATA类型
“定义c-无符号1”

您可以确定VEO参数的正确设置。
通过检查XCO文件中的相应设置
生成核
每个核心的XCO通常写到项目目录中。

Xilinx核心发生器2.1i
用户用户名
α- CaleGePosie= H:\F2Sy1I\CalEGEN
γ投影路径＝h：\f2{1i\Active \项目\TestVIR
γ展开项目路径＝H:\F2S1I\Active项目\TestVIR
设置总线格式
Verilog的Verilog设置
设置VIEWLogICLabyAdas =“Kal尔顿”
设置XILIXX系列= VIETEX
设置设计流程= VHDL
设置流程供应商= SyopOSyS
选择Dead TyxMexMexTyrFilx过滤器VIETEX Xilinx，1
CSET系数文件＝H:\F2Y1I\COREGENEDAT\VSDAFRI.COE
CSET系数DATAAYTYPE =签名& lt；——————————————————————————————————————————————————————
CSET编号为10
CSET寄存器输出=假
CSET优化系数=真
CSET组件名称
CSE-ZooOnPosigIn因子＝2
脉冲响应＝非对称
通道号＝1
CSET滤波器类型
CSET系数宽度＝16和lt；——————————————————————————————————————————————————
CSET输入数据量＝10和lt；————————-
CSET IpPuthDATAYTYPE =签名& lt；————————————————————————————————————————————————————

生成

基于此，VEO模板中的相关行可以被修正如下
因此，将COFEFIFY宽度设置为16，COEFIFY类型设置为0（签名），
CyDATAJULL设置为10，CyDATAYTYPE类型设置为0（签名）：

C.DaAuFiR1V1O0**
1，/c-巴特
1，/c-通道
16，//C.CoeFixFieldFielt参数（3）对应于CSET系数DATAAL宽度＝10
0，//C.CoffEfType参数α4，对应于系数的符号数据类型
10，//CyDATAAL参数宽度为5，对应于CSET IpPoDATA数据宽度＝16
0，//CyDATAY-类型PARAMEPTERα6，对应于CSET IpPuthDATAYTYPE =签名