VITEX-E、LVPECL和LVDS -负（N侧）差分信号输入在设计中没有出现

描述

使用差分输入（LVPECL或LVDS）进行设计。但是，当我查看实现的文件时，不存在N端输入（PAD报表、FPGA编辑器、Floorplanner等）。

解决方案

当使用差分信号（LVDS或LVPECL）时，只有信号的P侧由Xilinx工具分析。如果工具发现配置了P-侧，则Palter和BitGen将自动对此进行解释并正确配置器件。

然而，不能在诸如FPGA编辑器等工具中查看n侧IOB。