如何使用UNISIM库编写后综合仿真HDL网表？（仅ViTeX）

描述

关键词：频谱，列奥纳多，VHDL，Verilog

紧迫性：标准

一般描述：
在LeonardoSpectrum 1999年1I和以后，用户可以编写VHDL/Verilog NeLTST进行后综合。
UNISIM库仿真
见HTTP//www. Simulas.COM/Sputp/PDF/ViTr.PDF欲了解更多信息。
下面是变量设置的摘要。
注意，此功能仅适用于ViTEX/ViTEX-E/SpartanII器件。

解决方案

一

要生成用于后综合仿真的VHDL网表，设置以下变量：
设置XixWrreWiTi
设置VHDLL写组件的包错误
设置VHDLL WrreWr.Euffy包“库IEEE，UNISIM；使用
IEEE.STDYLogiCy1164.ALL；使用UNISIM.VCult.ALL；

一旦设置，网表应该使用“写”命令生成：
写格式VHDL MyDeal.VHDL

二

若要生成用于后综合仿真的Verilog网表，请设置以下变量：
设置XixWrreWiTi

一旦设置，网表应该使用“写”命令生成：
编写格式Verilog MyDeave.