3.1i CPLD 9500 XV HITOP只允许LVTTL双向信号-Xilinx-AMD社区-FPGA CPLD-ChipDebug

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3.1i CPLD 9500 XV HITOP只允许LVTTL双向信号

等级-LV2-ChipDebug

6年前发布

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描述

关键字：9500×V，输出，Bank，双向

紧迫性：标准

一般描述：
9500 XV应允许双向引脚的I/O标准的LVTTL和2.5V
LVCMOS尝试双向引脚时出错。
除了LVTTL以外的任何输出标准。

解决方案

这是固定在最新的3.1i服务包可在：
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新/

FPGA xilinx 赛灵思

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