4.2i基础仿真器-仿真打印输出:时钟信号在打印输出上出现占空比失真-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.2i基础仿真器-仿真打印输出:时钟信号在打印输出上出现占空比失真

描述

关键词:打印、仿真、基础、占空比、失真

紧迫性:标准

一般描述:
当我从基础仿真器打印时钟信号时,时钟信号(或其他规则信号)失真。这些信号在仿真器的波形视图(屏幕上)中正确显示。

然而,当它们被打印时,信号似乎具有错误的占空比(尽管正边缘在多个信号上正确地排列)。

解决方案

为了解决这个问题,增加打印的页数。这将降低打印输出的缩放效果。

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