时钟资源（3）：Versal ACAP

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全局时钟管脚

Versal是基于7nm工艺制程的芯片，和UltraScale一样，其内部被分割为矩阵形式的时钟区域（CR，Clock Region）。不同的是，每个CR的高度由60个CLB变为96个CLB，同时，Versal中的CR还分为满CR（高度为96个CLB）和半CR（高度为48个CLB）。

Versal 中的全局时钟布线轨道和分发轨道既有水平方向的也有垂直方向的，且都是以时钟区域为边界。对于满CR，水平时钟布线和分发轨道位于CR水平方向的中心位置，对于半CR，则位于CR的底部。垂直时钟布线和分发轨道则位于两个背靠背CR的临界处，如下图所示。

Versal有两种输入/输出区域，分别是高性能输入/输出区域（XPIO Bank）和高密度输入/输出区域（HDIO Bank）。XPIO主要用于实现高性能接口，支持的电平范围为1.0V~1.5V，同时硬核存储单元控制器也在其中。HDIO可实现的接口速率较于XPIO会低一些，可支持的电平范围为1.8V~3.3V。XPIO和HDIO支持的电平标准是没有重叠的。每个XPIO有54个管脚，其中有4对（8个）全局时钟管脚GCIO；每个HDIO有24个管脚，其中有2对（4个）全局时钟管脚HDGC。这些全局时钟管脚的用法与UltraScale中的保持一致。

时钟缓冲器

与UltraScale一样，Versal中的时钟缓冲器均为全局时钟缓冲器。在XPIO对应的CR中，每个CR有24个BUFGCE、8 BUFGCTRL和4个BUFGCE_DIV，但同时只能使用其中的24个。在HDIO对应的CR中，每个CR只有4个BUFGCE。紧邻高速收发器的的CR会分布一些BUFG_GT，紧邻PS的CR会分布一些BUFG_PS。这些时钟缓冲器的功能和UltraScale中的保持一致。Versal中还新增了一种全局时钟缓冲器BUFG_FABRIC，紧邻垂直方向的NoC（Network on Chip）。时钟缓冲器在芯片中的分布情况如下图所示。

注意：尽管BUFG_FABRIC是全局时钟缓冲器，但仅用于驱动设计中的高扇出网线，而不能用于驱动时钟信号。

在Versal中也有叶时钟缓冲器BUFDIV_LEAF，取代了UltraScale中的BUFCE_LEAF，其功能更加丰富，支持静态分频（分频因子由属性BUFLEAF_DIVIDE确定，一旦设定不可动态更改），可支持的分频因子为1、2、4和8。借助BUFDIV_LEAF，可形成五种MBUFG（Multi-clock Buffer）：

MBUFGCTRL（BUFGCTRL+BUFDIV_LEAF）

MBUFGCE（BUFGCE+BUFDIV_LEAF）

MBUFGCE_DIV（BUFGCE_DIV+BUFDIV_LEAF）

MBUFG_PS（BUFG_PS+BUFDIV_LEAF）

MBUFG_GT（BUFG_GT+BUFDIV_LEAF）

由此可见，MBUFG并非物理存在，而是逻辑存在。MBUFG有4个输出端口O1~O4，两种工作模式，由模式控制字MODE设定。MODE与输出时钟频率的关系如下表所示。其中FIN为MBUFG的输入时钟频率。

时钟管理单元

Versal中的时钟管理单元带分三种：只有1个XPLL；1个MMCM和1个DPLL；1个DPLL。MMCM的功能和UltraScale中的保持一致，即在模拟锁相环的基础上增加了通用时钟功能。XPLL是Versal中新增的时钟管理单元，其主要功能是给XPHY提供时钟，故其时钟输出个数会比MMCM少一些。DPLL是数字锁相环，可看作是轻量版的MMCM。三者的端口如下图所示。

XPLL位于XPIO内。每个XPIO内有2个XPLL。MMCM和DPLL分布在紧邻XPIO的水平时钟布线和分发轨道上，与其在同一时钟区域内的全局时钟管脚可直接连接到这些位置上的MMCM和DPLL。同时，在紧邻高速收发器的时钟区域内还分布一些DPLL，位于HDIO的全局时钟管脚可与之直接连接，但如果需要连接XPIO的MMCM，就需要先将其连接到BUFGCE上，再由BUFGCE的输出连接到MMCM。

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