EF2这个Osc_div出来的时钟信号到底应该是什么样的?-Anlogic-安路社区-FPGA CPLD-ChipDebug
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    • ICMaker的头像-ChipDebugICMaker徽章-资深玩家-ChipDebug等级-LV3-ChipDebug版主0
      OSC_DIV出来的是时钟信号，不应该有间段，估计你的逻辑分析仪采样率不够。DEMO中是按50M配的，你拿100M的逻辑分析仪很有可能采丟，你降低下频率
      1年前
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