3.1IVITEX-E PAR PAR在约束条件下的设计中内存不足-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1IVITEX-E PAR PAR在约束条件下的设计中内存不足

描述

紧迫:热

Desciption将军:

在时间分析中内存不足的情况已经被看到了。

同时在约束中处理偏移量的设计。期间

布局和布线,症状是内存不足故障期间

“初始时序分析”。

解决方案

AThis更改在最新的3.1i服务包中可用:

HTTP://Spop.xILIX.COM/Sputp/TekStuff/SWiUpDeSe/

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