AIE(11)—评估graph性能-Xilinx-AMD论坛-FPGA CPLD-ChipDebug

AIE(11)—评估graph性能

评估graph的性能对于kernel接口设计有着非常重要的意义。我们仍以前一篇文章中提到的工程为例。有三种方法可以评估graph的性能。
 
方法1:利用仿真结果评估
AIE仿真结果都会有一个时间戳,如下图所示。这样我们就能从中获知第一个输出数据的时间点和最后一个输出数据的时间点,而仿真过程中总的输入数据量我们是很清楚的,从而可确定graph的吞吐率。
 
图片[1]-AIE(11)—评估graph性能-Xilinx-AMD论坛-FPGA CPLD-ChipDebug
这里我们用Tcl脚本显示graph吞吐率计算过程。如下图所示。start_time定义了第一个输出数据时间点,单位是psstop_time定义了最后一个输出数据时间点。total_time就是处理整个数据所需要的时间。bytes_per_run确定了每次执行所处理的数据量,单位为Byteiteration_count为执行次数。
 

图片[2]-AIE(11)—评估graph性能-Xilinx-AMD论坛-FPGA CPLD-ChipDebug

图片[3]-AIE(11)—评估graph性能-Xilinx-AMD论坛-FPGA CPLD-ChipDebug
方法2:利用API进行评估
Vitis提供了API用于graph性能评估。
event::io_stream_start_to_bytes_transferred_cycles
返回处理指定数据量(单位为Byte)所需要的时钟周期个数。
event::io_stream_running_event_count
start_profilingread_profiling之间发生的事件个数。
 
图片[4]-AIE(11)—评估graph性能-Xilinx-AMD论坛-FPGA CPLD-ChipDebug

在仿真时就会打印出吞吐率,如下图所示。

图片[5]-AIE(11)—评估graph性能-Xilinx-AMD论坛-FPGA CPLD-ChipDebug

方法3:在profile报告中查看性能
生成profile报告具体设置如下图所示。
 
图片[6]-AIE(11)—评估graph性能-Xilinx-AMD论坛-FPGA CPLD-ChipDebug

profile报告中可以看到每个kernel运行的总时钟周期个数,还可以看到运行一次每个kernel所需要的时钟周期个数。

图片[7]-AIE(11)—评估graph性能-Xilinx-AMD论坛-FPGA CPLD-ChipDebug
图片[8]-AIE(11)—评估graph性能-Xilinx-AMD论坛-FPGA CPLD-ChipDebug
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