【提问】工程添加调试文件.rvl后，在translate design步骤报错：logical block ” with type ” is unexpanded。-Lattice-莱迪斯论坛-FPGA CPLD-ChipDebug

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回答2

- Shurlormes0
  你是不是调用了LATTICE的网表，LATTICE有些网表是用LSE综合的。珍爱生命，远离LSE。要长工资，远离LATTICE，要出活快，远离diamond。现在国产的器件都屌打黄格子了。
  8个月前回复
- - tststs作者0
    没有使用网表，同样的工程再另一台电脑用synplify却可以通过，还有diamond的软件安装文件里的reveal例程也可以用synplify
    8个月前@Shurlormes回复