CY7C68013 Slave FIFO FPGA 操作时序

1年前更新

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信号简介

IFCLK 可以是外部时钟也可以是68013提供的时钟，对于FPGA采用外部时钟时更方便。
FLAGA 68013的FIFO的水线指示位，这个可以由68013的固件编程为指定值
FLAGB 68013的FIFO FULL标志
FLAGC 68013的FIFO EMPTY标志
SLOE 68013的FIFO输出使能
SLRD 68013的FIFO读使能
SLWR 68013的FIFO写使能
PKTEN就用向68013发送非完整的数据包
FD是68013的FIFO双向数据口，可以8bit或16bit通过固件配置
FIFOADR是68013的FIFO EP地址指示，对应关系如下：

Table 9-2. FIFO Selection via FIFOADR[1:0]

FIFOADR[1:0]	Selected FIFO
00	EP2
01	EP4
10	EP6
11	EP8

需要注意FLAG信号的含义也是可以通过寄存器配置的

从这个图上可以看到全配为0时，FLAG的状态分别为 FLAGA=PF， FLAGB=FF, FLAGC=EF, FLAGD=EP2PF,具体指示哪个EP，由FIFOADR决定（除FLAGD）。

而另一种配置就是除开Reserverd之后的其它状态，可以将FLAGA/B/C绑定到固定的EP上进行指示。

同步读

t_IFCLK 最小20.83，即最大48M。

t_SRD最小18.7ns, SLRD要相对于上升沿提前半个周期12.7ns拉低

t_XFLG 表明标志位在下一个上升沿后才稳定

t_OE_on 表明SLOE有效后至多10.5ns第一个数据就出来了，第一个SLRD只是递增FIFO地址。

这个图的比例有点怪，我的理解是SLRD在前一个上升沿后拉低，要保持到上一个下降沿后。

需要注意第一个数据在SLOE有效后不久就输出了，第二个数据在SLRD输出后的下一个上升沿后才输出。

同步写

SLWR在前一个上升沿后写且要保持到下一个上升沿后，数据在下一个上升沿前准备好。标志位在下一个上升沿后有效。

PKTEND信号的时序

PKTEND发送中FIFOAR需要稳定。

SLOE与数据输出的时序关系

FIFOADR与数据的标志位的关系

FIFOADR与IFCLK之间的时序

FIFOADR在IFCLK的上升沿被68013采样。

连续突发读时序

连续突发写时序

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module dcfifo ( input wire sys_rst_n , input wire sys_clk , //系统时钟50Mhz input wire [7:0] pi_data , //输入顶层模块的数据 //要写入到FIFO中的数据 input wire pi_flag , //输入数据有效标志信号 //也作为FIFO的写请求信号 input wire rdreq , //FIFO读请求信号 output wire [7:0] po_data , //FIFO读出的数据 output wire empty , //FIFO空标志信号，高有效 output wire full //FIFO满标志信号，高有效 //FIFO中存在的数据个数 ); fifo_8x1k fifo_8x1k_inst ( .rst (sys_rst_n), .di (pi_data), .clk (sys_clk), .we (pi_flag ), .do (po_data), .re (rdreq), .empty_flag (empty ), .full_flag (full) ); endmodule

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