加载波形后,为什么Active HDL会挂起?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

加载波形后,为什么Active HDL会挂起?

如果在不同的循环中使用相同的变量,有时会发生这种情况。

在下面的示例中,建议您为第二个始终块定义新的整数变量,模拟器将不再挂起。

整数ii;



总是@(*)

用于(ⅱ= 0;二

rxclk4 [ii] = rxclk_250 [ii];



总是@(*)

用于(ⅱ= 0;二

txclk4 [ii] = txclk_250 [ii];

注意:这仅适用于基于Verilog的模拟。

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