了解并缓解 Xilinx 7 系列器件中的系统级 ESD 和 EOS 事件

By: James Karp, Michael Hart, and Tc Chai

半导体行业的规模化趋势（称为“摩尔定律”）会导致集成电路组件级静电放电 (ESD) 抗扰度降低，从而导致板级/系统级 ESD 和电气过应力 (EOS) 事件的暴露。 Xilinx 7 系列器件采用最先进的 28 nm 技术，因此也顺应了这一趋势。 本白皮书描述了 FPGA 组件级 ESD 和系统级 EOS 之间的关系，并提供了行业标准路线图和参考。 明确规定了客户责任，并描述了一些建议的客户方避免和缓解 EOS 的方法。

介绍

半导体行业的规模化趋势“摩尔定律”导致集成电路元件级 ESD 抗扰度降低。 在前几代技术中，高水平的集成电路 (IC) 元件 ESD 抗扰度通常能够防止低水平的系统 ESD 和 EOS 事件。 只有高系统级 ESD 和 EOS 事件才能损坏板上安装的 Xilinx 器件。 此类事件通常很容易被识别并消除。 对于 28 纳米及以上的先进技术节点，组件级 ESD 抗扰度比前几代产品低 50%。 Xilinx 器件的每个封装引脚都有片上 ESD 保护元件。 电源和接地引脚具有最强的 ESD 保护，而 TX 和 RX SerDes 引脚最容易受到攻击。 这些最先进的高速 I/O 采用给定技术节点可用的最小晶体管设计。 它们的 ESD 保护针对 I/O 性能进行了精心优化； 因此，他们有足够的余量来通过所有封装/芯片变体的组件级 ESD 认证。 ESD 协会制定了 ANSI 认可的制造和电子行业 ESD 管理标准：“过去几十年来，电磁兼容 (EMC) 和 ESD 的设计、处理和应用取得了重大进展。 -受保护的电子设备，在此类设备的 EOS 最小化方面进展并不理想。 行业委员会已经认识到这一缺陷，并决定编写一份关于 EOS 的白皮书，以帮助业界了解 EOS 的根本原因，并最大限度地减少电子设备中的 EOS。”[参考资料 1] 沿着同样的思路，这份 Xilinx 白皮书旨在 教育和帮助 Xilinx 客户预测不断增加的系统 ESD 和 EOS 事件敏感性，并制定适当的程序以最大限度地减少它们。

EOS/ESD定义

静电放电 (ESD) 是不同电位物体之间电荷的突然转移。 电荷是通过摩擦起电或静电感应产生的。 器件对 ESD 事件的耐受性定义为两个不同级别：

器件级 ESD 抗扰度是 IC 耐受与 IC 封装与任何物体接触相关的 ESD 事件的能力。 事件可能是由人为触摸、放入存储托盘或从存储托盘中取出、由机器人处理臂拾取或放下、放入测试仪插座或从测试仪插座中取出等引起的。

系统级 ESD 抗扰度是一种能力 安装在电路板上的 IC 能够承受由电路板与任何物体接触引起的 ESD 事件。 此类事件可能来自电缆、人为触摸、电路板在金属表面上的物理放置等。系统 ESD 事件通常比组件级事件高一个数量级。 根据定义，设备的最小系统级 ESD 抗扰度与其组件级 ESD 抗扰度相同。

电气过应力 (EOS) 被定义为设备在其绝对最大额定值 (AMR) 之外运行。[参考资料 2] EOS 可能会导致损坏、故障或加速老化，从而导致设备早期故障。 本白皮书的范围包括 ESD 和 EOS，因为它们与当前 28 nm 代 Xilinx 器件相关。 本文描述的信息还与 FPGA 和 SoC 之外的高级集成电路相关； 系统的所有部分都应解决组件 ESD 和系统级 EOS 问题。

EOS/ESD 所有权

Xilinx 负责交付符合 Xilinx 组件级 ESD 规范的器件（FPGA 和 SoC）。 客户有责任按照 Xilinx 组件级 ESD 规范安全地处理这些设备。 一旦 Xilinx 器件安装在系统板上，客户必须建立自己的系统级 ESD 规范，并且必须采取必要的措施来满足该规范。 客户 EOS 板设计和保护必须足以防止 Xilinx 器件超过其公布的绝对最大额定值。

元件级 ESD 路线图

传统上，组件级 ESD 是根据人体模型 (HBM) [参考资料 3] 和充电器件模型 (CDM) [参考资料 4] 进行评估。 在 FPGA 和 SoC 中，HBM 事件的实际威胁得到显着缓解，因为它们的引脚间距很近，并且典型制造流程中的人工操作发生率大大降低。 相比之下，CDM 已成为现实世界中主要的 ESD 事件，描述 FPGA 的静电充电及其在自动化处理、制造和组装过程中的快速放电。 许多示例之一是设备沿着运输管滑动（充电）并撞击金属表面（放电）。 放电电流仅受器件的寄生阻抗和电容的限制。 图 1 说明了 HBM 和 CDM 事件。

ESD 路线图（与 ITRS 半导体路线图相关）对可实现的 HBM 和 CDM ESD 水平提出了严格限制。[参考文献 5][参考文献 6] 电路设计要求（例如 SerDes 和 RF 器件使用的更高频率）的限制可能会导致 最终将实际 ESD HBM 设计水平降低至 500V 范围。 同样，CDM 电平可能会降低至 100V 范围。

对于用户来说，元件级ESD抗扰度降低的趋势意味着生产流程中的ESD控制是绝对必要的，而CDM工厂的ESD控制必须得到关键改进。 图 2 显示了 CDM 路线图，该路线图说明了自 1980 年左右以来，随着 IC 工艺尺寸按照摩尔定律稳步减小，CDM 目标电压水平的演变。

系统级 ESD

FPGA或SoC安装到电路板上后，其片上ESD元件仍然存在于系统中，但它们的ESD保护能力远远低于器件在电路板上可能遭受的ESD事件。 HBM 和 CDM 模型仍然适用于板级，但必须将它们视为“两点”放电（类似于 HBM）或“一点”放电（类似于 CDM）的指示。 带电板事件 (CBE)、电缆放电事件 (CDE) 和离子发生器相关放电事件部分描述了最具破坏性的系统级 ESD 事件的一些示例。

带电板事件 (CBE)

CBE 之于印刷电路板 (PCB) 相当于 CDM 之于 IC。 CBE 是在电路板组装或制造过程中，当 PCB 与金属表面接触时，PCB 上积累的静电荷的释放。 当 PCB 在组装过程中（例如在传送带上）运输时，PCB（以及安装在其上的 IC）可能会产生静电。 当 PCB 与金属表面接触时，就会发生静电放电，从而损坏板上的 IC。

电缆放电事件 (CDE)

当电缆从袋子中取出或拖过另一种材料时，可能会摩擦起电。 插入带电电缆时产生的低压 ESD 会产生 CDE。 将带电电缆连接到系统连接器所产生的电信号可能会导致数据损坏和软故障以及 IC 外部引脚的损坏。

离子发生器相关放电事件

离子发生器主要用于减少 ESD 控制工作区域中的颗粒和破坏性静电电位。 然而，一个缺点是，由于电压型仪器的离子极性不平衡或称为空间充电的极性不平衡，离子发生器实际上可能会感应充电。 某些 ESD 事件（例如 CBE 和 CDE）可能会被误诊为电源引起的电气过应力，这在电气过应力部分中进行了描述。

电气过应力

电路板上的 FPGA 或 SoC 可能会受到电气过应力 (EOS) 的影响。[参考资料 2] EOS 事件的典型特征：

• 其持续时间比 ESD 事件长（即 1 µs 或更长）

• EOS 信号电平通常为 远低于 ESD 事件

• EOS 信号可以是任何类型：AC、DC、EMI、瞬态等。 与 ESD 不同，EOS 信号通常是周期性的和/或连续的。 EOS 信号向设备传递大量能量，损坏通常表现为大规模熔毁。 PCB 组装过程中的设备在焊接或电路板测试期间也可能会遇到 EOS。 ESDA 标准内最近成立的 EOS 小组正在制定一份描述 EOS 的文档。[参考 1] 由于误用，EOS 可能会破坏 FPGA 或 SoC，破坏其内部元件并熔化片上金属化层。 这些问题大多数是由以下原因引起的严重电压过冲/欠冲造成的：

• 继电器热切换（例如，当电源打开并编程至所需电压时，通过继电器将电源连接到引脚） • 电源排序不当 • 力/感测连接不当

• 高 dI/dt 事件的电路板设计不佳

• 连续性测试的偏置电平选择不当（例如，测试中强制使用毫安电流）

• 热插拔测试电缆
由于接地线上的电磁干扰 (EMI) 引起的 EOS 通常是由低压直流电机或其他在启动时消耗大电流的电路引起的。 为了最大限度地减少 EMI 的影响，包括滤波器在内的稳健接地概念至关重要。 高水平的负 EMI 会触发瞬态闩锁并损坏器件。

缓解措施：系统级 ESD 和 EOS

实际上，所有 Xilinx 客户都在组件级实施了 ESD 计划。 然而，组件级 ESD 缓解并不总能在 FPGA 或 SoC 安装到系统板上后对其提供保护。 本白皮书旨在提高人们对系统级 ESD 和 EOS 事件的认识。 尽管行业趋势是降低 28 nm 代及以后先进技术的组件级 ESD 抗扰度（主要是由于性能规格的提高），但 Xilinx 不仅保留了电源引脚的 ESD 抗扰度，而且实际上还提高了它的抗扰度。 通常，电源引脚的 HBM 电平过去和现在都是 3 kV，CDM 约为 400-500V 或更高。 同时，I/O引脚必须被寻址； 它们的 ESD 保护水平较低，HBM 规格为 1 kV，CDM 为 200V 或更低。 请参阅图 3，了解组件和系统 ESD/EOS 鱼骨图，该图显示了可能导致电气故障的条件或事件的示例。

概括

EOS 和系统级 ESD 事件是工厂和现场电气故障的主要原因。 行业趋势是降低 28 nm 代及以后的 ESD/EOS 抗扰度。 ESD/EOS损坏无法恢复； 因此，唯一的治疗方法就是预防。 这项工作的第一步是了解 ESD/EOS 事件； 第二步是缓解。 Xilinx 支持团队为客户提供有关最佳实践和预防措施的建议和咨询。

其他资源 要查看 Xilinx 器件可靠性测试数据和结果的摘要，请参阅 UG116，器件可靠性报告。 该报告每年更新四次。

参考

1. Threshold, newsletter of the Electrostatic Discharge Association (ESDA), Vol.29 No.2
(March/April 2013), downloaded from http://esda.org/threshold_archives.cfm
2. Absolute Maximum Ratings (AMR) for 7 Series FPGAs. See Table 1, Absolute Maximum
Ratings in the data sheet for each of the 7 Series FPGA devices:
Artix®-7: Data sheet DS181, DC and AC Switching Characteristics.
Kintex®-7: Data sheet DS182, DC and AC Switching Characteristics.
Virtex®-7: Data sheet DS183, DC and AC Switching Characteristics.
3. XC Devices: Human Body Model (HBM): ANSI/ESDA/JEDEC JS-001
XA Devices: Human Body Model (HBM): AEC-Q100-002
4. XC Devices: Charged Device Model (CDM): JESD22-C101
XA Devices: Charged Device Model (CDM): AEC-Q100-011
5. Recommended ESD Target Levels for HBM/MM Qualification: see JEDEC, JEP155. Download
(with registration) at http://www.jedec.org/standards-documents/docs/jep-155.
6. CDM ESD Specifications and Requirements: see Industry Council on ESD Target Levels,
http://www.esdindustrycouncil.org/ic/en/