已解决为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低

有个坛友在别的帖子的回复里问问题，我也不知道为啥就是不能再开一帖，莫非是网站的UI设计不合理，导致大家很难找到发帖按钮？发帖按钮在这里哈。

在这里也有

为了便于大家后面遇到类似问题可以较快找到答案，我在这里把这个朋友的问题转发上来，一起参考下。

答：你单独发一个帖子，把仿真波形和你的FIFO读写代码发上来，帮你看看。

答： 可以仿真，https://chipdebug.com/forum-post/53117.html。你也说了代码很简单就是一个IP核调用，那能有什么问题呢？

module dcfifo
(
  input  wire      sys_rst_n    ,
    input   wire            sys_clk     ,   //系统时钟50Mhz
    input   wire    [7:0]   pi_data     ,   //输入顶层模块的数据
                                            //要写入到FIFO中的数据
    input   wire            pi_flag     ,   //输入数据有效标志信号
                                           //也作为FIFO的写请求信号
    input   wire            rdreq       ,   //FIFO读请求信号
  
    output  wire    [7:0]   po_data     ,   //FIFO读出的数据
    output  wire            empty       ,   //FIFO空标志信号，高有效
    output  wire            full           //FIFO满标志信号，高有效
                      //FIFO中存在的数据个数
);

fifo_8x1k fifo_8x1k_inst
(
  .rst    (sys_rst_n),
  .di      (pi_data), 
  .clk    (sys_clk), 
  .we      (pi_flag ),
  .do      (po_data), 
  .re      (rdreq),
  .empty_flag  (empty ),
  .full_flag  (full)
);
endmodule