提问FIFO读写问题陈士双11个月前发布431大佬们,求助个问题:连续的数据流存到异步FIFO中,读写时钟的频率相同,但是不同源,所以会有相位差积累,会不会随着时间推移出现读空或写满的情况?如何才能避免这个问题呢? FPGA