描述
关键词：顶峰、创新、核心生成器、VHDL。2.1i，3.1i
紧迫性：标准
一般描述：
该解决方案描述了一种集成核心生成器的过程。
模块进入高峰视觉HDL设计。它是建立在非正式的基础上的。
来自字段的输入，尚未被Xilinx应用程序验证。
解决方案
一
3.1I和2.1I核心发生器，VHDL Flow：
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利用VHDL语言实现了3.1I/2.1i内核生成器的VHDL流程
配置），您必须执行以下操作：
1。在单独的VHD中声明设计的VHDL配置。
文件。这个文件中的VHDL配置应该引用所有的
设计中核心生成器模型的实体。这是
如果你在设计中使用了多个内核，则特别有用。
2。在顶峰中，为您正在实例化的每个核心创建包装器。
例如，如果您有一个过滤器内核，您将创建一个块
首脑会议与实体和架构。体系结构将调用
为核心提供组件声明，并在
架构中，您将拥有核心的组件实例化。
三。在“峰会”中，执行“创建VHDL网表”操作
设计。
在3.1I/2.1i核心生成器流中，没有VHDL网表。
对于项目中生成的核心，顶峰只需创建一个
具有每个核心组件的位置保持器的顶级VHDL网表
发出警告，不存在这样的组件。
4。在MTI（或其他仿真工具）中编译XILN XCORILB库
根据VHDLL分析命令文件中指定的顺序
（位于Xilinx/VHDL/SRC/XilinxCuriLb）中。接下来，编译VHDL语言
网表由首脑会议制作。最后，编写了测试平台
配置文件（确保配置文件具有.vHD扩展名）。
现在你可以运行仿真了。仿真、加载VHDL
测试平台的配置（不是架构！）.
5。对于综合，只需综合生成的VHDL网表
首脑会议。自从配置文件以来，不需要做任何事情。
只是支持功能仿真。
二
1.5芯发生器：
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对于使用核心生成器1.5和更早生成的内核，您
每个人的核心都有行为模型
项目目录。在这种情况下，程序如下：
1。实例化没有包装的内核，同样的方法
将用于任何其他类型的VHDL组件。
2。创建一个核心模型库。例如，如果核心是
所有4K内核，你可以调用这个库，“4KY-Car”。
三。要创建VHDL网表，请选择选项-GT；HDL生成器-GT；
跳过库-gt；（选择包含核心模型的库）。
首脑会议将创建VHDL网表的设计与布局
持有人的核心部件。
4。编译VHDL网表和应用程序库（没有）
VHDL配置或XILXXCORILB库在此情况下，然后运行
仿真。
5。综合顶峰VHDL网表的设计。
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