DDR3仿真的时候，app_rdy信号一直拉低是什么情况呢？

在使用MIG核控制DDR的时候，进行仿真的时候，初始化完成的后，可以写几个数据，但是之后就一直拉低了。图一是细节图，图二是整体图（可以看到后面就一直拉低）。有大佬知道这是什么原因么？