3.1ViTEX-MAX-XORCY与RLoC被优化为LUT,这导致了包错误。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1ViTEX-MAX-XORCY与RLoC被优化为LUT,这导致了包错误。

描述

关键词:错误:包:679, 679,包,LUT,XORCY,RLoC

紧迫性:标准

一般描述:
已经看到一个案件涉及RoC的XORCY与GND的CI PIN。3.1i映射器将XORCY转换为缓冲器;然后,由于RLC约束,将其视为LUT。如果已经有两个LUT对该切片进行了处理,这将导致一个包错误,消息“有两个以上的函数生成器”。

在下面的包错误中,“U1/U1/BU2”最初是XORCY:

错误:包:679 -不能遵守设计约束(MaRONAME= U1/U1/HSET,
RLC= R6C0.S1),需要将下列符号组综合
单片元件:

LUT符号“U1/U1/BU0”(输出信号=U1/U1/N46)
LUT符号“U1/U1/BU2”(输出信号=p75 bp & lt;0和gt;
LUT符号“U1/U1/BU3”(输出信号=U1/U1/N66)
MuxCy符号“U1/U1/BU4”(输出信号=U1/U1/N82)
XORCY符号“U1/U1/BU5”(输出信号=p75 bp & lt;1和gt;
有两个以上的函数发生器。请改正设计
相应地约束。

注意:此问题影响ViTeX、ViTeX-E和Sptri II器件架构。

解决方案

这个问题固定在最新的3.1i服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新.
包含修复的第一服务包是3.1i服务包8。

注:这个问题与讨论中的问题非常相似。(赛灵思答案9973),这是固定在SP4。这个新的修复处理了一个不同的配置,它没有被前面的修复所覆盖。

同时,一个工作是用以下UCF属性重写问题XORCY RLC:

U1 U1/U1/BU2使用RROC=FALSE;

理想情况下,RLC只应在错误列表中的“LUT”符号上重写,而不是实际的LUT;但是,您也可以简单地重写所列出的所有LUT符号,然后依靠封隔器将LUT拉到正确的切片中。

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