为什么在混合Verilog / VHDL设计模拟中出现“ELAB2_0093”错误？

当您的顶层设计采用VHDL时，会发生这种情况，但其中一个较低级别的模块（例如，使用IP Express生成的PLL）位于Verilog中。

请注意，Lattice OEM Compiled库对VHDL和Verilog有不同的命名法。

例如，“sc”是VHDL的SC / M库名称，“ovi_sc”是Verilog的SC / M库名称。使用vsim / asim命令时，请确保使用适当的库。
如果你正在使用
-L sc
，然后PLL将尝试将Verilog参数与顶层的VHDL通用匹配。

它们可能不兼容，您将收到错误消息。。使用
。-L ovi_sc
。而是摆脱错误信息。