3.1i VIETEX PAR设计与大量SRL16S可能会看到较差的PAR性能。

描述

关键词：PAR、SRL16、PWR、VCC、GND、时间、XILLMAPH

紧迫性：标准

一般描述：
目前，MAP生成GULALLYLogIC1和GULALL LogIC0信号，以将常数驱动到在SRL库元件中使用的LUT RAM的F输入。在这样的设计中可能出现的VCC负载的极端数量往往会导致路由器运行时间过多，以及由于线路拥塞导致的电路性能不佳。

解决方案

解决方案是依靠这些地址引脚的“1”的上电状态，而不是消耗一般路由来完成相同的任务。环境变量已被添加到映射，以便它将简单地删除从VCC网连接到VCC的SRL16 LUT RAM地址引脚：

个人电脑：
设置XILIMAPH 1 =

工作站：
第1代

在设置变量之后，必须重新映射设计。