【提问】想使用芯片内部OSC震荡-Anlogic-安路社区-FPGA CPLD-ChipDebug

已解决想使用芯片内部OSC震荡

34af9uc徽章-初出茅庐-ChipDebug等级-LV1-ChipDebug9个月前更新
509

        想使用芯片内置环形振荡器,如何切到内置OSC振荡器OSC_CLK如何与clk连接上?  下面是我写的代码,全是单片机思路写的不好,求大佬帮我把代码补全.

module led(

input clk,

output reg led);

reg[24:0] cnt;

always@(posedge clk) //上升沿

begin

if(cnt==5_000_000) //0.5秒

cnt <=0;

// led=~led;

else

cnt =cnt +1;

end

always@(cnt==0)

begin

if(cnt==0)

led=~led;

else;

end

endmodule
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    回答9
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    • ICMaker的头像-ChipDebugICMaker徽章-资深玩家-ChipDebug等级-LV3-ChipDebug版主0
      
module led(

input clk,

output reg led);

reg[24:0] cnt;

always@(posedge clk) //上升沿

begin

if(cnt==5_000_000) //0.5秒

	cnt <=0;

	led<=~led;

else

	cnt <=cnt +1;


end


endmodule
      绑定CLK到P128即可，自己加上复位哈，有空帮忙追加个带图好评，谢谢！
      9个月前已采纳
      • 34af9uc的头像-ChipDebug34af9uc徽章-初出茅庐-ChipDebug等级-LV1-ChipDebug作者0
        闪烁灯写出来了,可是我要用芯片内部osc震荡啊而并不是外部时钟表情[fanu]-ChipDebug表情[fanu]-ChipDebug表情[fanu]-ChipDebug 
        
module LED
(
input		clk,
output	reg	led
);
reg[24:0] cnt;

always@(posedge clk) //上升沿
	begin
	if(cnt==5_000_000) //0.5秒
		begin
		cnt <=0;
		led =~led;
		end
	else
		cnt <=cnt +1;
	end
endmodule
        9个月前@ICMaker
        • ICMaker的头像-ChipDebugICMaker徽章-资深玩家-ChipDebug等级-LV3-ChipDebug版主0
          

module LED
(
// input    clk,
output  reg  led
);


wire sys_clk;
wire clko;
// OSC_DIV u_oscdiv( .rstn(1), .stdby(0), .div(7'b000_0100), .clko(clko) );

EF2_PHY_OSCDIV inst(
.rstn(1),
.stdby(0),
.div(7'b000_0100),
.clko(clko));

EF2_LOGIC_BUFG BUFG_inst(
.o(sys_clk),
.i(clko)
);

reg[24:0] cnt;

always@(posedge sys_clk) //上升沿
  begin
  if(cnt==5_000_000) //0.5秒
    begin
    cnt <=0;
    led <=~led;
    end
  else
    cnt <=cnt +1;
  end
endmodule
          7'b000_0100 是内部OSC分频系数，我这边出来的大概是50M，你自己修改一下计数值，内部OSC用法见这个帖子https://chipdebug.com/forum-post/52379.html的答案。 有空帮忙在淘宝上追加个带图好评吧。
          9个月前@34af9uc
          • 34af9uc的头像-ChipDebug34af9uc徽章-初出茅庐-ChipDebug等级-LV1-ChipDebug作者0
            第13,14行报错 HDL-5007 WARNING: actual bit length 32 differs from formal bit length 1 for port 'rstn' in led123.v(13) HDL-5007 WARNING: actual bit length 32 differs from formal bit length 1 for port 'stdby' in led123.v(14)
            9个月前@ICMaker
    • ICMaker的头像-ChipDebugICMaker徽章-资深玩家-ChipDebug等级-LV3-ChipDebug版主0
      代码思路没什么问题，但是语法不对。自己找本书先看看哈。 点这个地方可以格式化输出代码，缩进这些就不会错掉，方便别人查看你的代码 评论图片-ChipDebug
      9个月前
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