3.1i DYIP1 VIETEX II，核心生成器-输出初始化为单端口块RAM VHDL行为模型不正确

描述

关键词：ViTEX II，COREGen，单，端口，块，内存，VHDL行为模型，RAMB16，功能仿真，初始化

紧迫性：标准

一般描述
对于VIETEX II单端口块存储器，VHDL行为模型的输出初始化是不正确的。（当生成的内核使用至少一个或多个RAMB16.S9原语时，就会发生这种情况）。

为了验证核心使用RAMB16OS9原语，在核心生成器生成的EDIF网表中搜索字符串“RAMB16-S9”。该问题只发生在存储器输出预期的初始化值时（例如，当GSR或SITIT输入为活动时）。

此故障不会影响内存或其他内存功能的内容。VHDL行为模型可能会失败，也可能不会失败，这取决于实际初始化值。生成的网表不受此条件的影响，并且总是在实际器件中正确运行。Verilog行为模型不显示此条件。

解决方案

在这种情况下，行为仿真将不成功，相反，使用后NGDBug、POST MAP或POST和路由仿真。

请看（赛灵思解答8065）有关生成后NGDBuSE仿真文件的信息。