1 E-积-用VHDL COREGEN和示意图仿真的流程是什么？

描述

一般描述：

如何在InimeDaX中进行时序仿真

产品设计师？

解决方案

用VHDL COREGEN对您的示意图进行仿真的流程如下：

1。从示意图生成EDIF网表。

2。函数仿真：

2a.参见解决方案4318

HTTP://Spop.xILIX.COM/TycDISOS/4318.HTM

三。时序仿真：

3a打开Xilinx设计管理器

3b在仿真选项下生成TimeSimult.EDF.

从设计管理器

设计-gt；选项-gt；编辑选项

（标题为“程序选项”）下的仿真选项

仿真数据选项= EDFF（这将产生TimeSim.EDF）

4。运行ngdBug

5。运行图

6。奔跑

7。运行正时

7a。此时，将产生TimeSim.EDF。

8。这些是功能仿真的相同步骤；参见

HTTP://Spop.xILIX.COM/TycDISOS/4318.HTM
在命令行运行

“Edifnto-L Xilinx TimeSimil.EDF”

“NGDBug -P＆L.部分& GT；TimeSim.EDF”

“NGD2VHDL TimeSim.NGD”

9。在这一点上，将生成一个可以仿真的VHDL文件。

10。开放快波

11。文件&分析VHDL设计

11a创建项目和SimPrm目录

11b.添加源文件

11c.添加SimPRIM文件（SimPrimthVITAL.VHD）

SimPrimeVoCeNeNET.VHD，和

VHDD

11D保存项目

11E.编译SimPrm库，然后源文件

12。在这一点上，您应该能够加载设计

SpeedWave。