RiscV的modelsim仿真-易灵思(Elitestek)论坛-FPGA CPLD-ChipDebug

RiscV的modelsim仿真

易灵思为每个IP提供了仿真脚本,另外由于所有的仿真模型都是由硬件语言实现的,所以不需要添加库文件。这里我们以相对复杂的sapphire IP为例,来了解来通过modelsim来仿真sapphire的操作过程。

(1)在IP Catlog中打开Sapphire IP,勾选TestBench,生成IP.在路径xxxipsapphire_socTestbench会有相应的文件生成。

图片[1]-RiscV的modelsim仿真-易灵思(Elitestek)论坛-FPGA CPLD-ChipDebug

(2)编译想要仿真的工程,这里以自带工程spiDmeo为例,会生成spiDemo.bin文件。

图片[2]-RiscV的modelsim仿真-易灵思(Elitestek)论坛-FPGA CPLD-ChipDebug

(3)打开cmd终端;

(4)把路径转换到上面的testBench路径下;

cd D:xxx/6_Ti60F225_devkit_demoipsapphire_socTestbench

(5)运行Efnity环境;

Linux: source /<path to Efinity>/bin/setup.sh• Windows: c:<path to Efinity>binsetup.bat

(6)指令仿真程序 路径。

Python3 run.py -b <path to application>/app.bin

为了方便操作,我把上面的spiDemo.bin放到了TestBench文件夹下,运行以下指令,会自动启动modelsim仿真。

>Python3 run.py -b spiDemo.bin

图片[3]-RiscV的modelsim仿真-易灵思(Elitestek)论坛-FPGA CPLD-ChipDebug

提示:关掉modelsim之后,cmd命令可以运行。

仿真过程不能关闭cmd界面,否则会退出仿真。

更详细的信息请参考RISCV 的datasheet。

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