功能概括： 实现对 FPGA 芯片内部 DSP 乘法器功能的验证。
功能说明：将多种不同符号的乘数送入例化后的 DSP IP 核， 通过 CWC 抓取计算结果实现乘法器功
能的验证。
EG4 DSP介绍
DSP 模块是安路科技在EG4 芯片上为实现数字信号处理而做的一个专用乘法模块。具有配置灵活、使用简单等优点。EG4器件结合了片上资源与外部接口，这有助于提高性能、减少系统成本，以及降低数字信号处理(DSP)系统的功耗。 EG4 器件本身或者作为 DSP 器件的协处理器，可用于提高 DSP 系统的性价比。 本例程通过例化 DSP IP 进行配置，并分别送入两个无符号数、两个有符号数以及一个有符号数和一个无符号数进行乘法功能的全覆盖实现。嵌入式乘法器可以配置成一个 18×18 乘法器，或者配置成两个 9×9 乘法器。每个嵌入式乘法器均由以下三个单元组成，分别为乘法器级、 输入与输出寄存器和输入与输出接口。该乘法器模块的体系结构如下图所示。
关于DSP更详细的资料请参见TN317文档2.5节。
乘法器模块的体系结构图
在 TD 软件中，用户可以使用 IP Generate 的方式调用 DSP 模块用户可以采用如下方式在 TD
软件中找到 DSP 模块： Tools ->IP Generate ->IP core ->Arithmetic ->DSP，如下图所示。
DSP 软件 IP 生成方式
用户可以根据不同需求配置输入为有符号数或无符号数，输入数据位宽等选项，具体 DSP IP 的配
置选项如下图所示。
功能描述
该例程通过例化 DSP IP 进行输入数据的相关配置，分别将两个无符号数、两个有符号数以及一个
有符号数和一个无符号数送入 DSP 中进行相乘，最后抓取数据判断相乘后结果是否正确，其中使用 SW1
按键进行全局复位。 具体现象可以将 DSP 乘法器实现例程加载到开发板上进行查看。
演示方法
编译下载 FPGA 的位流文件，通过选取 ChipWatcher 窗口进行最终乘积数值的抓取。其中主要对 DSP
乘法器进行三次赋值，分别为两个无符号数，两个有符号数以及一个有符号数一个无符号数进行相乘，
ChipWatcher 抓取的乘积如下图所示。
两个无符号数 DSP 乘法实现
两个有符号数 DSP 乘法实现
一个有符号数一个无符号数 DSP 乘法实现
没有回复内容