描述
紧迫性：标准
一般描述：
FPGAExpress不承认iBFFLVDS，iBFFLVPECL，OBUFFLVDS，
Obffl LVPECL、IOBFFYLVDS和IOBFFL LVPECL作为有效引物。如果我
尝试实例化LVDS缓冲器，FPGA Express将插入I/O缓冲器，导致
当设计通过执行工具运行时出现错误。
见（Xilinx解决方案8202）更多选项。
解决方案
VHDL：
有很多方法可以解决你的LVDS标准问题。
设计和在适当的位置。下面只是一个解决方案（在VHDL中）
在输入和输出上使用LVDS标准的触发器。Pin脚位置
约束对应于ViTEX-E CS144包。有关更多信息
在设计中使用LVDS标准，请参见LVDS设计指南
VITEX-E数据表HTTP://Spop.xILIX.COM/PARTIOF/DS022.PDF
（如果您想要LVPECL标准，请将“LVDS”改为“LPECL”。
库IEEE；
使用IEEE.STDYLogiCy1164.ALL；
实体FLIPFROP是
端口（D）：在STDYLogic中；
CLK：在STDYLogic中；
问：输出STDYLogic；
QSTN:输出STDYLogic）；
结束触发器；
FLIPHOLPOP体系结构
组件总线
端口（I）：在STDYLogic中；
o：输出STDYLogic）；
端部元件；
组件OBUF
端口（I）：在STDYLogic中；
o：输出STDYLogic）；
端部元件；
属性iString：字符串；
属性LOC：字符串；
U1的属性标准：标签是“LVDS”；
U2的属性标准：标签是“LVDS”；
U3的属性标准：标签是“LVDS”；
————————————————–
-在CS144封装上的引脚位置A5表示“正”LVDS引脚。
-引脚位置D8代表“正”LVDS引脚。
引脚位置C8表示“负”LVDS引脚。
————————————————–
U1的属性LOC：标签为“A5”；
U2的属性LOC：标签为“D8”；
U3的属性LOC：标签为“C8”；
信号DYLVDS，QYLVDS，QYL LVDSN：STDYLogic；
开始
U1：IGBF端口映射（D，DY-LVDS）；
U2：OBUF端口映射（QYLVDS，Q）；
U3：OBUF端口映射（QYLVDSN，QYN）；
进程（CLK）开始
如果CLK’事件和CLK =“1”，那么
QYLVDS＝DY-LVDS；
如果结束；
结束过程；
QYLVDSGN和LT；=不（QY-LVDS）；
尾鳍椎弓根；
Verilog：
有很多方法可以解决你的LVDS标准问题。
设计和在适当的位置。下面只是一个解决方案（在Verilog中）
在输入和输出上使用LVDS标准的触发器。Pin脚位置
约束对应于ViTEX-E CS144包。有关使用的更多信息
LVDS标准在您的设计中，请参阅VLTEX-E中的LVDS设计指南
数据表HTTP://Spop.xILIX.COM/PARTIOF/DS022.PDF
（如果您想要LVPECL标准，请将“LVDS”改为“LPECL”。
模块FLIPTROP（D，CLK，Q，QYN）；
《*************************************************************************************************************************************************
在CS144封装上的引脚位置A5表示“正”LVDS引脚。
引脚位置D8代表“正”LVDS引脚。
引脚位置C8代表“负”LVDS引脚。
《*************************************************************************************************************************************************
输入D；
//SyopSOS属性LOC“A5”
输入CLK；
输出Q；
//SyopSOS属性LOC“D8”
输出QYN；
//SyopSOS属性LOC“C8”
线D，CLK，DYLVDS，Q；
雷亚尔；
IBF U1（I（D），O（DY-LVDS））；
//SyopOSO属性“LVDS”
OBUF U2（I（QY-LVDS），O（Q））；
//SyopOSO属性“LVDS”
OBUF U3（I（QYL LVDSYN），O（QYN））；
//SyopOSO属性“LVDS”
总是@（POSEED CLK）QYLVDS＝DY-LVDS；
分配QYLVDSKN＝~QYL LVDS；
终端模块
UCF:
下面的示例使用两个端口的名称来表示UCF语法
上面的例子。如果使用UCF语法，则不需要通过
IOLD和LOC通过HDL属性。有关更多信息
在设计中使用LVDS标准，请参见LVDS设计指南
VITEX-E数据表HTTP://Spop.xILIX.COM/PARTIOF/DS022.PDF
（如果您想要LVPECL标准，请将“LVDS”改为“LPECL”。
网“D”LOC＝A5；
净“Q”LOC＝D8；
网络“qyn”LOC= C8；负负LVDS位置
网“D”IVALL＝LVDS；
净“Q”IOVALL＝LVDS；
网络“QYN”IOVALL＝LVDS；
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