3、FPGAExpress- FPGAExpress推出“FDCPE”时钟使能触发器而不是“FDCE”（XC9500 XL系列）

描述

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紧迫性：标准

一般描述：
当我写的HDL应该推断出一个XC9500 XL器件的FDCE，FPGAExpress推断FDCPE。（FDCPE是由原始FDCP组成的宏，加上不使用XC9500 XL系列中包含的专用时钟使能线的其他逻辑。）

应该推断FDCE的VHDL和Verilog代码如下：

VHDL：

库IEEE；
使用IEEE.STDYLogiCy1164.ALL；

实体测试
端口（数据：在STDYLogic中；
CLK：在STDYLogic中；
在STDYLogic中；
问：输出STDYLogic）；
结束实体；

测试体系结构测试
开始

进程（CLK）开始
如果CLK’事件和CLK =“1”，那么
如果EN＝‘1’，那么
数据；
如果结束；
如果结束；
结束过程；
架构结束；

Verilog：

模块测试（数据，CLK，EN，Q）；

输入数据，CLK，EN；
输出Q；
Req；

总是@（POSEDGE CLK）开始
如果（EN）
数据；
结束
终端模块

解决方案

如果FDCE是必需的，唯一的解决方案是实例化它。

VHDL：

库IEEE；
使用IEEE.STDYLogiCy1164.ALL；

实体FF是
端口（数据：在STDYLogic中；
CLK：在STDYLogic中；
在STDYLogic中；
问：输出STDYLogic）；
结束实体；

FF的体系结构

组件FDCE
端口（D）：在STDYLogic中；
C：在STDYLogic中；
CE:在STDYLogic中；
CLR：在STDYLogic中；
问：输出STDYLogic）；
端部元件；

信号接地：STDYLogic；

开始

地面& lt＝“0”；

U1：FDCE端口映射（数据，CLK，EN，地，Q）；

架构结束；

Verilog：

模块测试（数据，CLK，EN，Q）；

输入数据，CLK，EN；
输出Q；
Req；
线接地＝1’B0；

FDCE MYY-FDCE（D）（数据），C（CLK），Ce（EN），Q（Q），CLR（地））；
终端模块