时序仿真-脉冲吞吐在时序仿真(Verilog)-Xilinx-AMD社区-FPGA CPLD-ChipDebug

时序仿真-脉冲吞吐在时序仿真(Verilog)

描述

在Verilog时序仿真中,吞吐一些脉冲。对组件(例如,缓冲器)的输入是好的,但是输出不在仿真器波形上改变。

解决方案

当脉冲宽度比组件的输入端口上的延迟短时,脉冲吞咽(脉冲滤波)现象发生在定时(背面注释)仿真中的信号上。例如,如果周期5 ns(2.5 ns高/ 2.5 ns低)通过缓冲器传播,但该缓冲器的输入端口的端口或iopATH延迟(在SDF中)大于2.5 ns,则波形窗口中的输出不变(例如,在SIMUL开始时输出为“x”)。否则,它将保持在“X”。

5.1i后的软件版本

在5.1I之后的所有软件版本中,大多数吞咽问题已经被修正为Verilog。这是通过使用PATH脉冲构造来注释精确的脉冲吞咽值到仿真模型。这指示仿真器使用PATH脉冲构造指定的值,而不是吞咽比IopATH延迟小的脉冲。

不幸的是,仿真器在查看SDF文件中的端口延迟时不遵守这个构造。Xilinx将所有网络延迟注释为SDF中的端口延迟。因此,任何小于其传播的净延迟的脉冲都被吞咽。这可能只有几种方式。一个是全球网络上的时钟路由。在5.1i SP3中通过将时钟延迟通过缓冲区而不是输入端口延迟注释为IopATH延迟来校正这一点。这个问题唯一的另一个可能原因是重置线路上的长路由延迟。

如果由于长期重置延迟或其他原因而经历吞咽困难,请尝试以下步骤:

1。右键单击“GeaTestPluryPoop&Apple Primes Simulink Mead”&“属性-gt;检查”插入缓冲区,防止脉冲吞咽。重新生成模型并重新运行仿真。如果这不起作用,打开一个WebCask并提交调查设计:

HTTP://www. xLimx.COM/Sputp/CurrExxPress/WebSupLog.HTM

注意:这个问题可以出现在最新版本的ISE针对ViTeX-4器件。

为了解决这个问题,请参见下面描述的仿真器开关。

注意:VCS不遵守端口延迟或IOPATH延迟的路径脉冲构造。对于VCS,请使用下面描述的开关。

5.1之前的软件版本

为了解决这个问题,使用仿真器开关来仿真所有端口和iopas延迟作为传输延迟,这不过滤脉冲出来。然而,这些开关的使用传播所有的脉冲,包括在硬件中吞咽的小故障。为了防止这些毛刺传播,Xilinx建议除了上述开关之外还使用脉冲抑制开关,从而在仿真中可以滤除毛刺(吞咽)。

常用Verilog仿真器的开关如下:

注意:只有在仿真中出现吞咽问题时,才应该使用这些开关。Xilinx不建议使用这些开关作为所有设计的默认选项。

MTI模型

+运输延迟

(此开关将IOPATH延迟更改为传输延迟。)

+运输延迟

(此交换机将所有端口延迟更改为传输延迟。)

+PulsEe/10

(对于宽度小于或等于由IOPATH延迟指定的百分比的任何路径脉冲的标志为错误和驱动器X),但仍然大于由+ + PulsErr/数参数的模块路径延迟的百分比。选项。

+ PulsErr/10

(拒绝宽度小于IopATH延迟10%的脉冲)。

+ PulsSythiTIE/10

(与P+PulsEye选项相同,只适用于端口延迟。)

+ PulsEntIn R/10

(与P+PulsErr选项相同,只适用于端口延迟。)

这些交换机可以添加到ModelSim的VSIM命令行中。

Cadence NC Verilog

NC Verilog处理路径和互连延迟作为传输延迟默认情况下。然而,必须在仿真器中指定脉冲控制限制。没有这些规范,仿真器不允许任何小于延迟的脉冲通过。这些开关的推荐设置是:

+PulsEe/10

(对于宽度小于或等于由IOPATH延迟指定的百分比的任何路径脉冲的标志为错误和驱动器X),但仍然大于由+ + PulsErr/数参数的模块路径延迟的百分比。选项。

+ PulsErr/10

(拒绝宽度小于IopATH延迟10%的脉冲)。

+ PulsSythiTIE/10

(与P+PulsEye选项相同,只适用于端口延迟。)

+ PulsEntIn R/10

(与P+PulsErr选项相同,只适用于端口延迟。)

Cadence NCELAB

NCELAB处理路径和互连延迟作为传输延迟默认情况下。然而,必须在仿真器中指定脉冲控制限制。没有这些规范,仿真器不允许任何小于延迟的脉冲通过。这些开关的推荐设置是:

PulsIe 10

(对于宽度小于或等于由IOPATH延迟指定的百分比的任何路径脉冲的标志为错误和驱动器X),但仍然大于模块数延迟的百分比参数

Pulssir/选项。

PulsIr 10

(拒绝宽度小于IopATH延迟10%的脉冲)。

PulsIsIn 10

(与P+PulsEye选项相同,只适用于端口延迟。)

PulsIsIn 10

(与P+PulsErr选项相同,只适用于端口延迟。)

SimopysVCS

必须将下列开关添加到VCS的命令行中:

+运输延迟

(此开关将IOPATH延迟更改为传输延迟。)

+运输延迟

(此交换机将所有端口延迟更改为传输延迟。)

+PulsEe/10

(对于宽度小于或等于由IOPATH延迟指定的百分比的任何路径脉冲的标志为错误和驱动器X),但仍然大于由+ + PulsErr/数参数的模块路径延迟的百分比。选项。

+ PulsErr/10

(拒绝宽度小于IopATH延迟10%的脉冲)。

+ PulsSythiTIE/10

(与P+PulsEye选项相同,只适用于端口延迟。)

+ PulsEntIn R/10

(与P+PulsErr选项相同,只适用于端口延迟。)

有关设置+脉冲或+传输开关的值的更多细节,请参阅相应的供应商文档。

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