verilog教程(8)——编译指令

7个月前发布

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编译预处理是 Verilog HDL 编译系统的一个组成部分，指编译系统会对一些特殊命令进
行预处理，然后将预处理结果何源程序一起再进行通常的编译处理。以“ `”（反引号）开始
的某些标识符是编译预处理语句。在 Verilog HDL 语言编译时，特定的编译器指令在整个编
译过程中有效（编译过程可跨越多个文件），直到遇到其它的不同编译程序指令。常用编译
预处理语句如下：

`define, `undef
`ifdef, `else, `endif
`default_nettype
`include
`resetall
`timescale
`unconnected_drive, `nounconnected_drive
`celldefine, `endcelldefine

其中下面这几条比较常用：

`define, `undef
`ifdef, `else, `endif

`include
`timescale

`define, `undef

`define

在编译阶段，`define 用于文本替换。

一旦 `define 指令被编译，其在整个编译过程中都会有效。例如，在一个文件中定义：

 `define MAX_BUS_SIZE 32

则在另一个文件中也可以直接使用 MAX_BUS_SIZE 。

`define    S     $stop;   
//用`S来代替系统函数$stop; (包括分号)
`define    WORD_DEF   reg [31:0]       
//可以用`WORD_DEF来声明32bit寄存器变量

关于宏定义指令，有下面 8 条规则需要注意：
（ 1）宏定义的名称可以是大写，也可以是小写，但要注意不要和变量名重复。
（ 2）和所有编译器伪指令一样，宏定义在超过单个文件边界的时仍有效（对工程中的其他源文件），除非被后面的`define `undef 或 `resetall 伪指令覆盖，否则`define 不受范围限制。
（ 3）当用变量定义宏时，变量可以在宏正文使用，并且在使用宏的时候可，以用实际的变量表达式代替。
（ 4）通过用反斜杠“ \”转义中间换行符，宏定义可以跨越几行，新的行是宏正文的一部分。
（ 5）宏定义行末不需要添加分号“ ;”结束。
（ 6）宏正文不能分离以下的语言记号：注释、数字、字符串、保留的关键字、运算符。
（ 7）编译器伪指令不允许作为宏的名字。
（ 8）宏定义中的本文也可以是一个表达式，并不仅用于变量名称替换。

`define 和 parameter 的区别:
`define 和 parameter 都可以用于完成文本替换的功能，但其存在本质上的不同，前者是编译之前就预处理，而后者是在正常编译过程中完成替换的。此外， `define 和 parameter 存在下列两点不同之处。

作用域不同：parameter 作用于声明的那个文件； `define 从编译器读到这条指令开始到编译结束都有效，或者遇到`undef 命令使之失效，可以应用于整个工程。如果要让 parameter 作用于整个项目，可以将如下声明写于单独文件，并用`include 让每个文件都包含声明文件：`define 也可以写在代码的任何位置，而 parameter 则必须在应用之前定义。通常编译器都可以定义编译顺序，或者从最底层模块开始编译。因此写在最底层就可以了。
传递功能不同：parameter 可以用作模块例化时的参数传递，实现参数化调用； `define 语句则没有此作用。 `define 语句可以定义表达式，而 parameter 只能用于定义变量。

`undef

`undef 用来取消之前的宏定义，例如：

`define WORD 16 // 建立一个文本宏替代。
...
wire [ `WORD : 1] Bus;
...
`undef WORD
// 在 `undef 编译指令后， WORD 的宏定义不再有效 7

`include

使用 `include 可以在编译时将一个 Verilog 文件内嵌到另一个 Verilog 文件中。该指令通常用于将全局或公用的头文件包含在设计文件里。

文件路径既可以使用相对路径，也可以使用绝对路径。

`include         "../../param.v"

编译时，这一行由文件 “ “../../param.v”” 的内容替代。在实际开发中， `include 命令是很分有用的，可以节省设计人员的重复劳动。关于文件说明：

一个`include 指令只能指定一个被包含的文件。如果要完成 N 个文件的包含，则需要调用 N 个`include 指令。
如果文件 A 包含了文件 B 和文件 C，则文件 C 可以直接利用文件 B 的内容，同样文件 B 也可以直接利用文件 C 的内容。

`timescale

在 Verilog 模型中，时延有具体的单位时间表述，并用 `timescale 编译指令将时间单位与实际时间相关联。

该指令用于定义时延、仿真的单位和精度，格式为：

`timescale      time_unit / time_precision

time_unit 表示时间单位，time_precision 表示时间精度，它们均是由数字以及单位 s（秒），ms（毫秒），us（微妙），ns（纳秒），ps（皮秒）和 fs（飞秒）组成。时间精度可以和时间单位一样，但是时间精度大小不能超过时间单位大小，例如下面例子中，输出端 Z 会延迟 5.21ns 输出 A&B 的结果。

`timescale 1ns/100ps    //时间单位为1ns，精度为100ps，合法
//`timescale 100ps/1ns  //不合法
module AndFunc(Z, A, B);
    output Z;
    input A, B ;
    assign #5.207 Z = A & B
endmodule

在编译过程中，`timescale 指令会影响后面所有模块中的时延值，直至遇到另一个 `timescale 指令或 `resetall 指令。

由于在 Verilog 中没有默认的 `timescale，如果没有指定 `timescale，Verilog 模块就有会继承前面编译模块的 `timescale 参数。有可能导致设计出错。

如果一个设计中的多个模块都带有 `timescale 时，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度，时延单位并不受影响。例如:

`timescale 10ns/1ns      
module test;
    reg        A, B ;
    wire       OUTZ ;
 
    initial begin
        A     = 1;
        B     = 0;
        # 1.28    B = 1;
        # 3.1     A = 0;
    end
 
    AndFunc        u_and(OUTZ, A, B) ;
endmodule

在模块 AndFunc 中，5.207 对应 5.21ns。

在模块 test 中，1.28 对应 13ns，3.1 对应 31ns。

但是，当仿真 test 时，由于 AndFunc 中的最小精度为 100ps，因此 test 中的时延精度将进行重新调整。13ns 将对应 130*100ps，31ns 将对应 310*100ps。仿真时，时延精度也会使用 100ps。仿真时间单位大小没有影响。

如果有并行子模块，子模块间的 `timescale 并不会相互影响。

例如在模块 test 中再例化一个子模块 OrFunc。仿真 test 时，OrFunc 中的 #5.207 延时依然对应 52ns。

//子模块：
`timescale 10ns/1ns      //时间单位为1ns，精度为100ps，合法
module OrFunc(Z, A, B);
    output Z;
    input A, B ;
    assign #5.207 Z = A | B
endmodule
 
//顶层模块：
`timescale 10ns/1ns      
module test;
    reg        A, B ;
    wire       OUTZ ;
    wire       OUTX ;
 
    initial begin
        A     = 1;
        B     = 0;
        # 1.28    B = 1;
        # 3.1     A = 0;
    end
 
    AndFunc        u_and(OUTZ, A, B) ;
    OrFunc         u_and(OUTX, A, B) ;
 
endmodule

此例中，仿真 test 时，OrFunc 中的 #5.207 延时依然对应 52ns。

`timescale 的时间精度设置是会影响仿真时间的。时间精度越小，仿真时占用内存越多，实际使用的仿真时间就越长。所以如果没有必要，应尽量将时间精度设置的大一些。

条件编译命令`if 语句

条件编译指令包括`ifdef、 `else 和 `endif，其中`ifdef 定义指定的宏是否决定条件编译Verilog HDL 代码，其应用语法格式有下列两类：

`ifdef MacroName
    语句块;
`endif

`ifdef MacroName
    语句块 1;
`else
    语句块 2;
`endif

可以看出， `else 程序指令对于 `ifdef 指令是可选的。条件编译语句可以在程序的任何地方调用，其规则如下：
（ 1）如果宏的名字已经用了`define 定义那么只编译 Verilog 代码的第一个块；
（ 2）如果没有定义宏的名字而且出现`else 伪指令那么只编译第二个块；
（ 3）这些伪指令可以嵌套；
（ 4）不被编译的代码都应是有效的 Verilog 代码。
条件编译的简单实例如下：
`ifdef WINDOWS
parameter WORD_SIZE = 16
`else
parameter WORD_SIZE = 32
endif
在编译过程中，如果已定义了名字为 WINDOWS 的文本宏，就选择第一种参数声明，否则选择第二种参数说明。

`resetall

该编译器指令将所有的编译指令重新设置为缺省值。

`resetall 可以使得缺省连线类型为线网类型。

当 `resetall 加到模块最后时，可以将当前的 `timescale 取消防止进一步传递，只保证当前的 `timescale 在局部有效，避免 `timescale 的错误继承。

`default_nettype

该指令用于为隐式的线网变量指定为线网类型，即将没有被声明的连线定义为线网类型。

`celldefine, `endcelldefine

这两个程序指令用于将模块标记为单元模块，他们包含模块的定义。例如一些与、或、非门，一些 PLL 单元，PAD 模型，以及一些 Analog IP 等。

`celldefine
module (
    input      clk,
    input      rst,
    output     clk_pll,
    output     flag);
        ……
endmodule
`endcelldefine

`unconnected_drive, `nounconnected_drive

在模块实例化中，出现在这两个编译指令间的任何未连接的输入端口，为正偏电路状态或者为反偏电路状态。

`unconnected_drive pull1
. . .
 / *在这两个程序指令间的所有未连接的输入端口为正偏电路状态（连接到高电平） * /
`nounconnected_drive

`unconnected_drive pull0
. . .
 / *在这两个程序指令间的所有未连接的输入端口为反偏电路状态（连接到低电平） * /
`nounconnected_drive

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