3.1i ngdBudio:错误:NGDBug:467 -输出垫网络’xx ‘有非法缓冲区-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1i ngdBudio:错误:NGDBug:467 -输出垫网络’xx ‘有非法缓冲区

描述

关键字:项目导航器,NGDBug,驱动程序

紧迫性:标准

一般描述:
包含在Xilinx统一库中的几个宏包含输出
缓冲器(OBUF)。当用户将这些宏输出中的一个连接到
一个OBUF,发生以下错误:

错误:NGDBug:467 -输出垫网络’xx ‘有非法缓冲区

解决方案

删除连接到宏的OBUF。参考Xilinx库指南
对于包含OBUFS的宏的完整列表。

如果您正在实例化HDL代码中的缓冲区(例如,选择I/O缓冲区),请确保
综合工具不插入冗余I/O缓冲器。

基础ISE:
右键单击“进程”窗口中的“综合”,并选择“属性”。

FPGAExpress:
取消选择“插入I/O焊盘”。

XST:
在“XILLNX特定选项”下取消选择“添加I/O缓冲器”。

基础:
在独立的FPGA Express中打开您的设计并选择顶层
从GUI顶部的列表窗口中设计文件。这将造就一个
窗口中,您可以选择“不插入I/O垫”,并重新综合。

在独立的FPGAExpress中打开你的设计:
1。通过启动和GT程序打开程序-GT;基础& GT;配件- FPGAExpress
2。您的项目位于C:\MyProProj\MyPojj\MyOpProj.Exp中

这个错误也可能在基础ISE实例化内核时引起。
Verilog没有Xilinx内核应该包含iBF或OBUF,但是如果你
综合一个核心的包装文件,综合工具将优化核心
并在输出上留下缓冲区。这将导致上述错误,因为
将输出缓冲器加倍。解决办法是再生核。
文件和综合顶层设计模块,而不是核心包装器。

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