3.1i，CYIP1，异步FIFO V2-仿真信号AIIT、DUT、满、ALMOSTSTY满、空、ALMOSTSTY空、WRY计数、RDYCUT计数

描述

一般描述：

当异步FIFO（V2）被仿真时，下面的信号在仿真中是什么样子的？γ

艾尼特

杜特

满载

阿尔莫斯特满

空的

几乎空的

韦氏计数

RDY-计数

解决方案

ANITIT——断言AIIT将导致以下信号被断言：满，ALMOSTSTULL，空，ALMOSTSTY空。一旦断言这个信号，WRYCK的下一个上升沿将断言满和ALMOSTSTY满。（断言或断言AIIT不会影响DUT）

在仿真中，这将是零，并将保持零，直到发生一个有效的读取操作。（RDYACK确认将指示有效的读操作）一旦RDIEEN被断言，队列中的最后一个值（从最后一次读取操作）将反映在DOUT。

一旦地址到达第二到最后地址（即深度＝2 ^ 10＝1＝1023，则有效深度为0到1022），该信号将被断言。当数据写入地址1021时，将声明ALMOSTHOLL。

当您写入最后一个地址（即地址1022）时，这个信号会被断言。

有关RDY计数和WRY计数的说明，请参见（赛灵思解答9243）.