【提问】MIPI信号管脚约束HS LP信号同一bank下,报错电压冲突-Xilinx-AMD社区-FPGA CPLD-ChipDebug

已解决MIPI信号管脚约束HS LP信号同一bank下,报错电压冲突

20240426231024368-lQDPJw-cKwmnZOnNBQDNAtCwz_sFEQKw058GGFqiPrb5AA_720_1280(抱歉,图片好像在编辑里无法旋转)

20240426231339233-image

 

板子是7020,在bank13下,LP 和HS信号无法按照教程设置成不同电压。那将LP 和HS都设置成

set_property IOSTANDARD LVCMOS18 [get_ports {mipi_phy_if_data_lp_p[1]}]
set_property IOSTANDARD DIFF_HSTL_II_18 [get_ports mipi_phy_if_clk_hs_n]

发送端和接收端都这么设置,接收端可以正常运行吗?

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