安路（Anlogic）器件 PLL名词说明及参数详细说明

PLL结构

分频器

上图中M为反馈分（倍）频器，N为参考时钟分频器，C0 C1 C2 C3 C4 为输出分频器。

PFD

在PLL中，”PDF” 代表 “Phase Detector Function”，翻译为 “相位检测器函数”。相位检测器是PLL中的一个关键组成部分，用于比较参考信号和反馈信号的相位差，并产生一个误差信号，该信号用于调整VCO（Voltage Controlled Oscillator，电压控制振荡器）的频率以使两个信号同步。

PDF功能通常描述了相位检测器的操作特性，例如它是如何响应相位差的变化以产生误差信号。不同类型的相位检测器（例如乘法相位检测器、加法相位检测器等）具有不同的PDF功能，其性能和稳定性也会有所不同。

lock circuit

在PLL中，lock circuit是用来检测并指示PLL是否已经锁定到目标频率或相位的电路。

CP

PLL 中的 CP 代表 “Charge Pump”，中文翻译为 “电荷泵”。在 PLL（Phase-Locked Loop，锁相环）中，电荷泵是一种电路结构，用于调整锁相环的输出，以便使其与参考信号保持同步。

电荷泵的基本原理是根据锁相环中相位误差信号的大小和方向，控制电荷泵电路输出的电流方向和大小。这样可以调整锁相环中的控制电压，从而调整其输出频率和相位，使其与参考信号同步。

电荷泵通常由比较器、积分器和开关电路组成。当锁相环中的相位误差较大时，电荷泵会产生较大的电流来快速调整控制电压，当相位误差趋于零时，电荷泵会减小输出电流，使锁相环保持稳定。

LPF

在 PLL 中，”LPF” 通常代表 “Loop Filter”，翻译为 “环路滤波器”。环路滤波器是 PLL 中的一个关键组成部分，用于对相位检测器产生的误差信号进行滤波和处理，以生成用于控制 VCO 的控制电压。

环路滤波器的作用是平滑误差信号，并调整其幅度和相位，以确保 PLL 稳定运行，并且能够快速跟踪参考信号的变化。环路滤波器通常由 RC 电路、积分器等组件构成，其设计取决于 PLL 的性能要求和工作频率范围。

VCO

在 PLL（Phase-Locked Loop，锁相环）中，”VCO” 代表 “Voltage Controlled Oscillator”，翻译为 “电压控制振荡器”。VCO 是 PLL 中的一个重要组成部分，用于产生输出信号，并且其频率可以通过调节输入的控制电压进行调整。

VCO 的基本原理是当输入控制电压变化时，VCO 的输出频率也相应地变化。通常，VCO 的输出频率与输入的控制电压成线性关系，即输出频率随控制电压的增大而增大，随控制电压的减小而减小。这种电压控制的特性使得 PLL 能够通过调节 VCO 的控制电压来跟踪输入参考信号的频率，并使输出信号与参考信号保持同步。

VCO 的输出可以是正弦波、方波或其他类型的波形，具体取决于 PLL 的应用和设计要求。VCO 的频率范围、线性度、相位噪声等特性都是设计 PLL 时需要考虑的重要因素。

Phase Shift

相位移（phase shift）通常指的是锁相环中的相位差，即参考信号与反馈信号之间的相位差。相位移是 PLL 中的一个重要参数，它反映了锁相环输出信号与参考信号之间的相对相位关系。

PLL参数

GMC_GAIN

PLL 的 GMC_GAIN 是指 PLL 的增益控制参数，用于调节 PLL 的环路带宽（Loop Bandwidth）。在数字 PLL 中，GMC_GAIN 通常以一个数字值来表示，该值决定了 PLL 环路的响应速度和稳定性。

增益控制参数影响 PLL 的锁定时间和稳定性。较高的增益会导致 PLL 环路更快地锁定输入时钟信号，但可能会引入更多的噪声和震荡，从而影响 PLL 的稳定性。较低的增益则会使 PLL 的锁定时间变长，但可能会提高 PLL 的抗噪声能力和稳定性。

通常情况下，选择适当的 GMC_GAIN 取决于应用场景的要求，需要权衡锁定时间、稳定性和抗噪声能力。在设计 PLL 时，可以通过仿真和实验来调整 GMC_GAIN 的值，以满足具体的性能指标和需求。

GMC_TEST

“GMC_TEST” 则是指 Gain Margin Control (GMC) 测试。这是一种用于验证 PLL 的增益裕度控制功能的测试方法。增益裕度控制是指 PLL 在输入信号的频率偏差或环境变化时，仍能够维持稳定的锁定状态的能力。通过进行 GMC 测试，可以验证 PLL 在不同工作条件下的增益裕度控制功能是否正常工作，以确保 PLL 在实际应用中能够可靠地工作。

ICP_CURRENT

ICP_CURRENT 是指 PLL 中的电荷泵电流（Charge Pump Current）。电荷泵是 PLL 中的一个关键部件，用于调节 PLL 的锁定环路中的相位误差。

在数字 PLL 中，当检测到输入信号与参考信号之间存在相位差时，电荷泵会根据相位差的方向和大小来调节 VCO（Voltage Controlled Oscillator，电压控制振荡器）的控制电压，从而减小相位误差，使得 PLL 的输出信号与参考信号同步。

ICP_CURRENT 参数用于控制电荷泵的工作电流大小，从而影响 PLL 的锁定性能。较大的电流值可以加快 PLL 的锁定速度，但也会增加电荷泵的功耗和噪声；而较小的电流值则会降低功耗和噪声，但可能会导致锁定时间变长或者锁定范围变窄。

选择合适的 ICP_CURRENT 值需要根据具体的应用场景和性能需求进行权衡和调整，通常需要通过仿真和实验来确定最佳的参数配置。

KVCO

KVCO 是 PLL 中的 VCO（Voltage Controlled Oscillator，电压控制振荡器）的增益参数，表示 VCO 频率对控制电压的灵敏度。具体来说，KVCO 表示在输入到 VCO 的控制电压单位变化时，VCO 输出频率相应变化的比例。

KVCO 值的大小直接影响 PLL 的锁定时间和稳定性。较大的 KVCO 值意味着 VCO 对控制电压的变化更为敏感，因此在输入信号与参考信号之间存在相位误差时，VCO 可以更快地调整输出频率，从而加快 PLL 的锁定速度。但是，过大的 KVCO 值可能会引入更多的噪声和非线性，影响 PLL 的稳定性和性能。

在设计 PLL 时，通常需要根据具体的应用场景和性能要求选择适当的 KVCO 值。一般情况下，通过仿真和实验来调整 KVCO 值，以平衡锁定速度、稳定性和噪声性能，以满足设计需求。

LPF_CAPACITOR

LPF_CAPACITOR 是 PLL 中的低通滤波器（Low Pass Filter，LPF）的电容参数，用于控制 PLL 中的环路滤波器的带宽。在 PLL 中，LPF 通常用于滤除 VCO 的高频噪声，以稳定输出时钟信号。

LPF_CAPACITOR 参数决定了 LPF 的时钟常数，即带宽的倒数。较大的 LPF_CAPACITOR 值会导致较长的时钟常数，使得 LPF 的带宽较窄，从而滤除更多的高频噪声，提高 PLL 的稳定性。相反，较小的 LPF_CAPACITOR 值会导致较短的时钟常数，使得 LPF 的带宽较宽，允许通过更多的高频噪声，但可能会降低 PLL 的稳定性。

选择合适的 LPF_CAPACITOR 值需要根据具体的应用场景和性能要求进行权衡。通常情况下，通过仿真和实验来调整 LPF_CAPACITOR 值，以使 PLL 能够在保持稳定性的同时满足所需的锁定时间和抗噪声能力。

LPF_RESISTOR

LPF_RESISTOR 是 PLL 中的低通滤波器（Low Pass Filter，LPF）的电阻参数，用于控制 PLL 中的环路滤波器的带宽。在 PLL 中，LPF 通常用于滤除 VCO 的高频噪声，以稳定输出时钟信号。

LPF_RESISTOR 参数决定了 LPF 的时钟常数，即带宽的倒数。较大的 LPF_RESISTOR 值会导致较长的时钟常数，使得 LPF 的带宽较窄，从而滤除更多的高频噪声，提高 PLL 的稳定性。相反，较小的 LPF_RESISTOR 值会导致较短的时钟常数，使得 LPF 的带宽较宽，允许通过更多的高频噪声，但可能会降低 PLL 的稳定性。

选择合适的 LPF_RESISTOR 值需要根据具体的应用场景和性能要求进行权衡。通常情况下，通过仿真和实验来调整 LPF_RESISTOR 值，以使 PLL 能够在保持稳定性的同时满足所需的锁定时间和抗噪声能力。

CLKCx_CPHASE 和 CLKCx_FPHASE

在 PLL 中，”CPHASE” 和 “FPHASE” 是用于调整输出时钟相位的两个相关参数：

1. CPHASE（Coarse Phase）：
   • CPHASE 是一种粗调相位的参数，用于控制 PLL 输出时钟相对于输入参考时钟的相位偏移。它通常提供了较大的相位调节范围，但相位分辨率可能较低。
   • 通过调整 CPHASE 参数，可以实现对输出时钟相位的粗调节，通常用于初始锁定或大范围相位调节。
2. FPHASE（Fine Phase）：
   • FPHASE 是一种细调相位的参数，用于更精细地调节 PLL 输出时钟相对于输入参考时钟的相位偏移。它通常提供了较小的相位调节范围，但相位分辨率更高。
   • 通过调整 FPHASE 参数，可以实现对输出时钟相位的细微调节，通常用于在 PLL 已经锁定的情况下进行微调或校准。

这两个参数通常配合使用，以实现对输出时钟相位的精确控制。在 PLL 设计中，需要根据具体的系统需求和性能指标来调整这些参数，以确保输出时钟与输入参考时钟之间的相位关系符合设计要求。

DPHASE_SOURCE

在PLL（锁相环）中，DPHASE_SOURCE通常指的是数字相位检测器（Digital Phase Detector）的输入信号源。数字相位检测器用于比较锁相环输入信号的相位与参考信号的相位，然后生成一个误差信号，该误差信号用于控制锁相环的输出以调整输入信号的相位，使其与参考信号同步。

DPHASE_SOURCE可能是指来自于锁相环的参考信号源，或者是需要与参考信号进行比较的输入信号源。在数字相位检测器中，通常会对这两个信号进行相位比较，以确定它们之间的相位差，从而产生用于控制锁相环的误差信号。

FEEDBK_MODE

PLL 中的 “FEEDBK_MODE” 指的是反馈模式（Feedback Mode），用于指定 PLL 中的反馈路径的配置。在 PLL 中，反馈路径是指从 VCO（Voltage Controlled Oscillator，电压控制振荡器）的输出返回到相位比较器的路径。

常见的 PLL 反馈模式包括两种：正反馈（Positive Feedback）和负反馈（Negative Feedback）。

1. 正反馈模式：
   • 在正反馈模式下，VCO 输出信号的一部分被反馈回相位比较器，并与参考信号相结合。这种模式通常用于产生倍频的输出频率。
   • 正反馈模式可以提供较高的锁定范围和快速的锁定时间，但可能会引入较大的相位噪声和非线性。
2. 负反馈模式：
   • 在负反馈模式下，VCO 输出信号的一部分被反馈回相位比较器，并与参考信号相减。这种模式通常用于产生与参考信号相同频率的输出信号。
   • 负反馈模式可以提供较低的相位噪声和更好的频率稳定性，但锁定范围可能较窄，锁定时间也可能较长。

在实际应用中，根据具体的需求和性能指标，可以选择适合的反馈模式。通常情况下，负反馈模式在频率合成和时钟生成中应用更为广泛，因为它提供了更好的频率稳定性和抗噪声能力。

关于反馈模式，安路有4种，详细情况请参考安路的相关手册，比如TN305。

FEEDBK_PATH

反馈路径，可以选内部VCO作为反馈VCO_PHASE_0 ，或者从其它通道过来的时钟如以通道0为反馈CLKC0_EXT

REFCLK_DIV

“REFCLK_DIV” 是 PLL 中的参考时钟分频器参数，用于控制输入参考时钟的分频比。在 PLL 中，输入参考时钟通常由外部提供，而 REFCLK_DIV 则决定了将输入参考时钟分频之后的时钟信号送入 PLL 内部进行进一步处理。

通过调整 REFCLK_DIV 参数，可以改变输入参考时钟的频率，从而影响 PLL 的工作频率和性能。通常情况下，REFCLK_DIV 参数是一个整数值，表示输入参考时钟的分频比。例如，如果 REFCLK_DIV 设置为 2，则输入参考时钟的频率将被分频为原来的一半。

FBCLK_DIV

“FBCLK_DIV” 是 PLL 中的反馈时钟分频器参数，用于控制反馈路径上的分频比。在 PLL 中，反馈路径是指从 VCO（Voltage Controlled Oscillator，电压控制振荡器）的输出信号返回到相位比较器的路径。

通过调整 “FBCLK_DIV” 参数，可以改变反馈路径上的分频比，从而影响 PLL 的反馈信号的频率和相位。这进一步影响了 PLL 的工作频率和性能。

通常情况下，”FBCLK_DIV” 是一个整数值，用来指定反馈信号的分频比。例如，如果 “FBCLK_DIV” 设置为 2，则表示反馈信号的频率是 VCO 输出频率的一半。

CLKCx_DIV

“CLKCx_DIV” 是 PLL 中时钟输出分频器的参数，用于控制 PLL 输出时钟的分频比。在 PLL 中，通常存在多个时钟输出，每个输出都可以通过 “CLKCx_DIV” 参数进行独立的分频控制。

具体而言，”CLKCx_DIV” 参数用来指定某个时钟输出的分频比。例如，如果 “CLKC0_DIV” 表示第一个时钟输出的分频比，则设置为 2 表示将该时钟输出的频率分频为输入参考时钟的一半。类似地，”CLKC1_DIV”、”CLKC2_DIV” 等表示其他时钟输出的分频比。