3.1i PAR错误:设计规则:355芯片检查:非法IO布局。IOBank5包含需要VREF信号的IOS…-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1i PAR错误:设计规则:355芯片检查:非法IO布局。IOBank5包含需要VREF信号的IOS…

描述

关键词:PAR,设计规则:355,Chipcheck,非法,Vref,

紧迫性:标准

问题描述:
在某些情况下,3.1i在保留站点中放置组件。
导致下列DRC错误:

错误:设计规则:355芯片检查:非法IO放置。IOBank5包含IOS
它需要一个VREF信号,但是COMP A1被放置在一个VREF预留站点R6上。
错误:设计规则:462芯片检查:不兼容的IO标准。输入输出标准
COMP A2的LVCMOS25和COMP A0的IO标准LVCMOS15是不兼容的。
他们不能在同一个IOBank。

解决方案

作为一种解决方案,用户可以使用禁止约束来禁止。
VREF引脚被使用。这个问题是固定不变的。
在第二季度更新到3.1I,也将被称为3.1i
Service PACK 6。它将在2000年11月下旬到期。

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