数码管控制计数延时更改没反应-Anlogic-安路社区-FPGA CPLD-ChipDebug

数码管控制计数延时更改没反应-Anlogic-安路社区-FPGA CPLD-ChipDebug

回复8

- ICMaker版主0
  把语法好好学一下，verilog不是C代码，不是直接改一下那个CNT_MAX就行的。你看代码中cnt都没有100bit，你付100bit有什么意义呢？
  6个月前回复
- - Allenlxk作者0
    那该动延时让计数慢下来是哪个位置定义的，我看下了下位宽是不能这样写的
    6个月前@ICMaker回复
  - - Allenlxk作者0
      这个软件USB在线仿真是哪个操作啊
      6个月前@Allenlxk回复
    - - ICMaker版主0
        https://chipdebug.com/forum-post/55311.html
        6个月前@Allenlxk回复
  - - Allenlxk作者0
      改了这个这两个位置速度计时还是很快不是1S计时
      6个月前@Allenlxk回复
  - - ICMaker版主0
      一个是改CNT_MAX,一个是改我圈出来的24：0那里，你把24改成32，CNT_MAX要在32位能表示下来才行。
      6个月前@Allenlxk回复
    - - Allenlxk作者0
        你们这有没有仿真代码软件呢，比如ModelSim HDL simulator软件
        6个月前@ICMaker回复
      - ICMaker版主0
        仿真软件你在本站上搜索，有很多网友提供的，这个种软件我们不好提供，因为版权原因。
        6个月前@Allenlxk