大佬们，求更新ef2核心板例程！-Anlogic-安路社区-FPGA CPLD-ChipDebug

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- asdilllik作者0
  大佬，woy 上面这个图是复制的，不行，我下面自己编写了一个可以实现计数输入脉冲，但是不会弄占空比和频率....上面那个我也不懂为什么没有进入，是因为时钟没有触发吗
  2年前回复
- - Allenlxk0
    你好你怎么怎么配置计算输入配置输入接口脉冲的啊，能提供一下思路吗？
    2年前@asdilllik回复
- ICMaker版主0
  如果还要计算占空比，代码如下：
```
module FrequencyCounter(
    input clk,           // 时钟信号
    input reset,         // 复位信号
    input pulse_in,      // 输入脉冲信号
    output reg [31:0] frequency,     // 输出频率计数器值
    output reg [15:0] duty_cycle     // 输出占空比计数器值
);

reg [1:0] pulse_in_reg;
reg [31:0] counter;
reg [15:0] high_time;
reg [15:0] low_time;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        counter <= 0;
        frequency <= 0;
        pulse_in_reg <= 0;
        high_time <= 0;
        low_time <= 0;
        duty_cycle <= 0;
    end else begin
        pulse_in_reg <= {pulse_in_reg[0], pulse_in}; // 将输入信号存储在寄存器中以进行边沿检测
        if (pulse_in_reg[1] & ~pulse_in_reg[0]) begin // 检测上升沿
            counter <= counter + 1;
            if (!pulse_in_reg[0]) // 检测是否从低电平到高电平
                low_time <= counter; // 低电平时间
        end else if (~pulse_in_reg[1] & pulse_in_reg[0]) begin // 检测下降沿
            frequency <= counter;
            counter <= 0;
            high_time <= counter; // 高电平时间
        end
        // 计算占空比
        if (high_time + low_time != 0)
            duty_cycle <= (high_time * 1000) / (high_time + low_time); // 以千分比表示占空比
    end
end

endmodule
```
  2年前回复
- - Allenlxk0
    你好，你怎么给的输入接口脉冲信号有没有完整的工程啊，这个代码是在哪里下载的呢？
    2年前@ICMaker回复
- - asdilllik作者0
    谢谢，感谢大佬，我没有，我问的说正点原子的不能直接用在这个板子上，所以只能来这里求助了，我来下进去一下大佬的程序
    2年前@ICMaker回复
  - - ICMaker版主0
      把这个模块代码的CLK_FS = 26'd50_000_000改为CLK_FS = 26'd10_000_000,然后把所有管脚绑定到板子的管脚上，然后拿chipwatch抓一下data_fx的值就可以看到了效果了，这样不用接数码管。但前提你的clk_fx必须要有信号，而且要是3V3电平，如果是模拟的你要接ADC，真的只能指点到这里了哈。
      2年前@asdilllik回复
  - - ICMaker版主0
      我看了下正点原子的代码，移植没有什么难度，你直接绑定管脚就可以了，但是我们板子上没有有七段数码管的，这个你需要把测出的数值发送到我们的数码管模块就可以了。
      2年前@asdilllik回复
    - - asdilllik作者0
        大佬我Verilog编程太菜了，我还是先学教程去了
        2年前@ICMaker回复
      - ICMaker版主0
        你可先尝试把代码看懂，争取每一行你都明白他在干嘛，可以做做仿真看看跟自己想的是不是一回事，然后再自己试着改改，这样学习起来更快。很多搞MCU转过来的人会觉得就verilog这点语法，我一下午就看会了，不就点if else，连个结构体啊指针啥的都没有，更不像C++还有什么虚函数，比python语法都简单连个yield都没有，但其实啥也没学会。
        2年前@asdilllik
- ICMaker版主0
  频率检测核心代码就这么几行
```
module FrequencyCounter(
    input clk,        // 时钟信号
    input reset,      // 复位信号
    input pulse_in,   // 输入脉冲信号
    output reg [31:0] frequency  // 输出频率计数器值
);

reg [1:0] pulse_in_reg;
reg [31:0] counter;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        counter <= 0;
        frequency <= 0;
        pulse_in_reg <= 0;
    end else begin
        pulse_in_reg <= {pulse_in_reg[0], pulse_in}; // 将输入信号存储在寄存器中以进行边沿检测
        if (pulse_in_reg[1] & ~pulse_in_reg[0]) begin // 检测上升沿
            counter <= counter + 1;
        end else if (~pulse_in_reg[1] & pulse_in_reg[0]) begin // 检测下降沿
            frequency <= counter;
            counter <= 0;
        end
    end
end

endmodule
```
  2年前回复
- - asdilllik作者0
    大佬，你们有安路科技交流群吗，论坛里交流还是有点慢，有QQ群，微信群吗，我是嵌入式开发工程师，只会点c语言，想进群交流下verilog
    2年前@ICMaker回复
  - - ICMaker版主0
      我们目前还没有群哈，建好后会在论坛公布。
      2年前@asdilllik回复
- - asdilllik作者0
    大佬，这个代码怎么和引脚对应起来，不知道怎么设置输入引脚对应这个核心代码嘤嘤嘤
    2年前@ICMaker回复
  - - ICMaker版主0
      https://chipdebug.com/forum-post/53439.html
      2年前@asdilllik回复
    - - asdilllik作者0
        我直接把你的代码复制到我们串口例程上，增加了引脚约束，32位数据改成7位，赋值给tx做发送，测下来只有pulse_in有10101010，其他变量都是0
        2年前@ICMaker回复
    - - asdilllik作者0
        大佬，我测下来，输入信号时候，pulse_in是有数据的，但是counter和 frequency都没有数据，是代码哪里不对吗
        2年前@ICMaker回复
      - ICMaker版主0
        counter和frequency你把它拉到管脚上，或者在reg前面加(*keep*) 对信号保留，你是用chipwatch抓了吗？
        2年前@asdilllik
- ICMaker版主0
  你是不是有频率计的代码？
  2年前回复