如何使得两个PWM波形能够错位起来相当于同一个时间内(比如一个周期10MS)能够让高电平占6MS低电平占4MS。-Anlogic-安路社区-FPGA CPLD-ChipDebug

如何使得两个PWM波形能够错位起来相当于同一个时间内(比如一个周期10MS)能够让高电平占6MS低电平占4MS。

如波形所示,通过两个IO口输出的PWM波周期一样的

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我需要更改其中一个IO口周期高电平占时间多低电平占得时间少需要怎么操作如下图片所示

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两个IO的电平周期所示,想知道历程如何延时或者是怎样操作能够得出像这样的

 

 

 

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