litex生成支持linux的vexriscv工程并仿真-LiteX社区-FPGA CPLD-ChipDebug

litex生成支持linux的vexriscv工程并仿真-LiteX社区-FPGA CPLD-ChipDebug

评分

回复5

- IVAN0
  请问对这个板子的支持怎么生成？
  1个月前回复
- - ICMaker作者版主0
    这个涉及到很多东西，一方面要熟悉python, 另一方面还要熟悉python转VERILOG的这个语言，还要熟悉安路FPGA的原语，这三方面都熟悉的情况下，找一个别的板子改一下就好了。
    1个月前@IVAN回复
  - - IVAN0
      好的，我对一部分比较熟悉，有没有文档可以看一下？
      1个月前@ICMaker回复
    - - ICMaker作者版主0
        python网上大把教程哈，python转verilog的这个语法主要就是参考github上的read_me，然后自己阅读代码学习，这方面资料比较少，安路的原语最简单的学习方式就是在软件里面例化一个IP看他生成的.v即可。
        1个月前@IVAN回复
      - IVAN0
        我理解错了，我以为这个项目只是编译linux固件
        1个月前@ICMaker