4.1i UNIMSI-块RAM输出在“PS”分辨率下运行VHDL RTL仿真时显示“X”。

描述

关键词：UNISIM，块RAM，VHDL，未知，输出，XXXX，PS分辨率，ModelSim

紧迫性：标准

一般描述：
为什么块RAM在功能仿真中在输出上显示“X”？

解决方案

VHDL UNISIMS库使用重要的构造来将默认的时序延迟值传递给模型；在功能仿真期间，这警告您将出现在后注释仿真中的时序违反。此默认定时延迟值为0.01nS（10ps）。

如果仿真以1ns时间步长运行，则忽略这些值。然而，当仿真以1ps时间步长运行时，这些延迟值开始生效。Xilinx建议使用1ps时间步长运行功能仿真，以便在设计阶段（功能仿真期间）提前警告定时违反。否则，设计修改可能需要以后的设计周期来解决这些时间问题。

对于块RAM，在仿真模型中建立了几个默认定时延迟。每当触发器触发时，该时钟周期的输出可能是未知的。为了查看是否确实显示了违规行为，可以将变量“违规”添加到波形窗口中。每当“违规”变量具有非零值时，就会报告违规行为。

通过在仿真器中设置开关，可以在功能仿真中禁用定时检查。在MTI中，可以使用VSIM命令行中的“+ NOTIMECHECK”开关禁用定时检查。