[EFX-0377 ERROR] Clock port ‘CLK’ of instance ‘edb_top_inst/la0/la_resetn_p1~FF’ is constant. (xxx/Efinity/work_dbg/debug_top.v:4076)-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug

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[EFX-0377 ERROR] Clock port ‘CLK’ of instance ‘edb_top_inst/la0/la_resetn_p1~FF’ is constant. (xxx/Efinity/work_dbg/debug_top.v:4076)

XL_易灵思FPGA

等级-LV2-ChipDebug

4个月前发布

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虽然在module上给了时钟，但是在top上并没有定义，时钟不存在。如我在使用中没有定义input clk_25m

另外添加debug的时钟也要看时钟是否存在，如下面的u_dvi_decoder/pixcelclk是不存在的

input clk_25m,

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