12.1个约束——如何将A:从特定的时间组应用到约束?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.1个约束——如何将A:从特定的时间组应用到约束?

描述

如何将A:从特定用户创建的时间组应用到约束?

解决方案

从:到:多循环路径

Figure 1 - FROM TO - Multi-Cycle Path
图1 -从-到多循环路径

A:从约束开始于同步元件,结束于同步元件。这也被称为“多循环路径”,因为这些路径的运行速度比周期约束快或慢。多周期路径也可以意味着每个启用的时钟边缘之间存在不止一个周期。

UCF规范的以下示例说明特定时间组的使用:

网络CLK周期=20;
TimeStStUn=从源到目的地40NS;

具有此约束的定时报告的示例:

事业单位

时序约束:TSH多=最大延迟从时间GRP“源”到时间GRP“目的地”40 ns;

1项分析,检测到0个定时误差。

最大延时为3.108nS。

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松弛:

33.892nS路径DST相对应
3.106s总路径延迟
0.02NS时钟偏移
40.00NS时延约束

有关时序限制的更多细节,请参见时序限制用户指南:HTTP://www. xLimx.COM/Sputto/DooptIs/SWIMANALS/XILIX12121/UG612PDF

从:到:多个时钟

Figure 2 - FROM TO - Multiple Clocks
图2 -从多到多个时钟

A.:到约束可以覆盖如决议1中描述的多循环路径,但是它也可以覆盖时钟域之间的路径。(一个时钟覆盖了设计的一部分,另一个时钟覆盖其余部分,但在这两个时钟域之间有路径。)

设计者必须有明确的设计细节的想法,并且需要考虑多个时钟域。

UCF规范的一个例子:

净克拉期=20;
净CLKB周期=15;
TimeStTS22CKS=从CKA到CLKB 20NS;

具有此约束的定时报告的示例:

事业单位

时序约束:TSY2CKS =最大延迟从时间GRP“CLKA”到时间GRP“CKB”20 ns;
1项分析,检测到0个定时误差。
最大延时为3.28 9Ns。

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松弛:

16.711NS路径FFB相对做
20.00Ns时延约束

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