【提问】demo4 key pll 例程中的引脚配置 J1 N6在哪里定义?-Anlogic-安路社区-FPGA CPLD-ChipDebug
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    • 胡天西的头像-ChipDebug胡天西等级-LV1-ChipDebug作者0
      好的, 我不是单学习代码, 有个项目要做个400M的PLL, 在这个基础上改的话就要有点困难了。 原理图是12M输入， 58M的时钟怎么来的？ 是哪个脚，想用示波器 测试下。
      10个月前@ICMaker
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