【提问】demo4 key pll 例程中的引脚配置 J1 N6在哪里定义?-Anlogic-安路社区-FPGA CPLD-ChipDebug
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    • ICMaker的头像-ChipDebugICMaker徽章-资深玩家-ChipDebug等级-LV3-ChipDebug版主0
      都注释掉了，不必关心，这个代码是从256pin的芯片上改出来的。下次发帖发到这个版块，你发到别的版块我收不到通知的。
      4个月前已采纳
      • 胡天西的头像-ChipDebug胡天西等级-LV1-ChipDebug作者0
        好的, 我不是单学习代码, 有个项目要做个400M的PLL, 在这个基础上改的话就要有点困难了。 原理图是12M输入， 58M的时钟怎么来的？ 是哪个脚，想用示波器 测试下。
        4个月前@ICMaker
        • ICMaker的头像-ChipDebugICMaker徽章-资深玩家-ChipDebug等级-LV3-ChipDebug版主0
          没有58M时钟，你用12M倍400M出来试试，应该可以的，中心频率1.2G，然后除3不就出来了400M。
          4个月前@胡天西
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