4.1i ViTEX/E定时-当我为4X时钟乘法级联DLL时,时序路径是不正确的-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.1i ViTEX/E定时-当我为4X时钟乘法级联DLL时,时序路径是不正确的

描述

一般描述:

当我通过两个DLL执行一个路径的时序分析时,第二个DLL消除了太多的延迟。这种分析表明,由DLL生成的内部时钟在外部时钟源于DLL之前到达。为什么会发生这种情况?

解决方案

这是计时工具仿真DLL的方式的结果。在现实中,这个路径上的延迟将接近0纳秒。这个问题只影响两个DLL级联在一起的情况(例如,创建一个4X时钟)。

这个问题被固定在4.1i软件中。

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