6.2 DSP的系统生成器——如何使用系统生成器生成最优控制逻辑？

描述

一般描述：

在DSP V3.1的系统生成器中，什么可以生成DSP设计的控制逻辑？

解决方案

所有DSP应用在设计中都需要某种控制逻辑。目前，系统生成器提供了许多辅助控制逻辑的块和特征。大多数系统生成器块提供时钟使能引脚，可以用来控制块执行的点。对于没有CE引脚的块，您可以使用VIN（有效IN）和Vout（有效输出）引脚来控制数据样本有效或不存在的点，其功能类似于CE引脚。可以使用计数器、表达式块、状态机、关系块和逻辑块来生成任何所需的控制信号。您可以使用MATLAB代码通过M代码块来描述状态机。有关M-代码块的更多信息，请参见用户指南中的以下部分：

HTTP://www. xLimx.com /Studio/Studio/SygGe/AppyDoSs/UsRuGuIdIdApthEnter 7Syth3.3.HTM

您还可以使用CE探针公开底层时钟使能电路，用于在系统生成器中生成多速率系统。因为只有一个时钟域全部的系统生成器设计，时钟使能用于在设计中创建不同的速率。例如，如果块运行在10 MHz，系统速率（时钟速率）为100 MHz，则该块每十个时钟周期启用一次。CE探针为其连接的部分的采样率公开这些使能信号。另一个选择是使用黑盒，它可以将VHDL合并到生成的代码中。有关黑盒的更多信息，请参见下面的用户指南：

HTTP://www. xLimx.com /Studio/Studio/SysGy/AppyDoSs/UsRuGuIdIdAccess