SOC GPIO操作-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug

SOC GPIO操作

XL_易灵思FPGA徽章-人气佳作-ChipDebug等级-LV2-ChipDebug1个月前更新
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sapphire Soc提供了两个GPIO组每组有4个GPIO，定义为GPIO[3:0]，其中只有GPIO[1:0]可以支持中断。

中断

在程序中打开了GPIO0的中断，ID号分别为12，13

图片[1]-SOC GPIO操作-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug

GPIO支持4种中断

从下面的表中需要注意到：中断使能有两个位bit0和bit1,所以GPIO的两个 中断是分别控制的。

图片[2]-SOC GPIO操作-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug

图片[3]-SOC GPIO操作-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug

在gpio.h中已经有宏定义

#define GPIO_INTERRUPT_RISE_ENABLE 0x20
#define GPIO_INTERRUPT_FALL_ENABLE 0x24
#define GPIO_INTERRUPT_HIGH_ENABLE 0x28

 

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